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  1. ttt

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  2. 该系统利用VHDL语言、PLD设计出租车计费系统,以MAX+PLUSⅡ软件作为开发平台,设计了出租车计费器系统程序并进行了程序仿真。使其实现计费以及预置和模拟汽车启动、停止、暂停等功能,并动态扫描显示车费数目。-The system is the use of VHDL language, PLD design taxi billing system to MAX+ PLUS Ⅱ software as a development platform designed billing syste
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:179.31kb
    • 提供者:cch
  1. TAXT

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  2. FPGA VHDL 语言的的士计费系统!与现有的的士计费系统功能一样。-FPGA VHDL language taxi billing system! With the existing billing system, like a taxi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:969.27kb
    • 提供者:郑锐艺
  1. 8risc

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  2. 8位RISC CPU,包括alu,count,machine-8 bit risc cpu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.6kb
    • 提供者:刘成诚
  1. shiftregister

    0下载:
  2. Shift Register. VHDL code and its testbench.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.17kb
    • 提供者:mehmet
  1. UARTtransmitter

    0下载:
  2. UART Transmitter. VHDL code and its testbench.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:2.42kb
    • 提供者:mehmet
  1. vga_control

    0下载:
  2. verilog语言 vga 控制 和显示功能-vga display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:417.87kb
    • 提供者:lisippp
  1. 65536

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  2. (1) 计数器的输入为RST(复位),EN(使能),CLK(时钟),U_D(up_down加/减选择);输出为COUT(进位/借位输出),CQ(3:1)(数值输出); 范围65536。 -failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:56.88kb
    • 提供者:xxf
  1. VHDL

    0下载:
  2. VHDL代码集锦 VHDL常用的22个子程序源码-VHDL Collection VHDL code of the 22 sub-procedures commonly used source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:25.4kb
    • 提供者:远 额
  1. mqst

    0下载:
  2. 基于CPLD的数字通信系统曼切斯特用VHDL产生 曼切斯特信号-CPLD-based digital communications system Manchester Manchester signal generated by VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:2.61kb
    • 提供者:石一鸣
  1. ask

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  2. 基于CPLD的数字通信系统 ask序列 用VHDL产生 ask序列信号-CPLD-based digital communications system, ask the sequence generated by VHDL signal sequence ask
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.58kb
    • 提供者:石一鸣
  1. 2mxulie

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  2. 基于CPLD的数字通信系统 2m序列 用VHDL产生 2m序列信号-CPLD-based digital communications systems using VHDL generate 2m sequence signal sequence 2m
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.83kb
    • 提供者:石一鸣
  1. 2fsk-2psk

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  2. 基于CPLD的数字通信系统 2fsk-2psk 用VHDL产生 2fsk-2psk信号-CPLD-based digital communications system 2fsk-2psk generated by VHDL signals 2fsk-2psk
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:3.04kb
    • 提供者:石一鸣
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