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  1. ADC0809

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  2. 用状态机对A/D转换器0809的采样控制电路的实现。工具:Quartus ii 6.0 语言:VHDL-State machine used for A/D converter sampling control circuit 0809 is achieved. Tools: Quartus ii 6.0 Language: VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:45.3kb
    • 提供者:杨晴飞
  1. synopsys

    0下载:
  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.72kb
    • 提供者:ltz
  1. TDMA

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  2. 用VHDL语言实现TDMA编码,简单,明了。看标注就可以看懂-use vhdl langhanTDMA
  3. 所属分类:VHDL编程

    • 发布日期:2013-02-20
    • 文件大小:15.22kb
    • 提供者:jack
  1. lcd_control_rtl_v3

    0下载:
  2. LCD display driver for xilinx fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.81kb
    • 提供者:Digitalkurt
  1. memory

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  2. Verilog写的内存控制器代码. 很好,很容易看懂-Verilog code to write the memory controller
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:2.09kb
    • 提供者:www
  1. Time

    1下载:
  2. 24小时时钟设计程序,含有时,分,秒的电路设计,基于VHDL语言,用Quartus 2程序实现。-24-hour clock design process, with hour, minute, second circuit design, based on the VHDL language, using Quartus 2 program.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-17
    • 文件大小:374.19kb
    • 提供者:张苏昕
  1. simpleISA

    0下载:
  2. 一个模拟ISA界面的简易小程式,简单易懂-ISA interface, a simple simulation of a small program, easy-to-read
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:532.62kb
    • 提供者:丁丁
  1. B(f)

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  2. 自己编的VHDL的波形发生器 做信号的可以-BOXING
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:4.55kb
    • 提供者:WEI
  1. zhushaoyong

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  2. 设计并制作一个14键单音电子琴预先存入一些曲谱电路在4Hz的时钟控制下自动播放 通过220V电源适配器给电路提供工作电源-Design and production of a 14-key electric piano tone into a number of music scores advance in 4Hz clock circuit under the control of automatic play through 220V power adapter to provide
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:479.36kb
    • 提供者:邱颖
  1. shukongfenpin

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  2. 数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用 并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、乐器等数字电子系统中。-NC divider output signal frequency is a function of input data. Using traditional methods of desig
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:169.7kb
    • 提供者:邱颖
  1. LCD

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  2. TS1602 LCD 显示的例子,包括,LCD的初始化,显示一行文字,清屏-TS1602 LCD display examples, including, LCD initialization, showing a line of text, the Qing Ping
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.73kb
    • 提供者:long
  1. single_clock_divider.tar

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  2. 关于基数分频技巧设计,基于VHDL语言,对实际设计有帮助-DIVIDE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:116.03kb
    • 提供者:施生
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