资源列表
coeff_rom_1_6
- FIR filter basic verilog code for implementation-FIR filter basic verilog code for implementation
coeff_rom_0_7
- FIR filter basic verilog code for implementation-FIR filter basic verilog code for implementation
hdb3
- 实现了用vhdl语言完成在编码过程中的插B功能，-vhdl hdb3
pinlvji
- 频率计VHDL编程。设计一个4位数字显示的十进制频率计，其测量范围为1MHz，测量值通过4个数码管显示以8421BCD码形式输出，可通过开关实现量程控制，量程分10kHz、100kHz、1MHz三档(最大读数分别为9.999kHz、99.99kHz、999.9kHz)； 当输入信号的频率大于相应量程时，有溢出显示。 -Cymometer VHDL programming. Design of a 4-digit decimal display frequency, the measure
veriloghdlcsdm
- 用verilog hdl 硬件描述语言写的一个范例程序，led的，扩展性极强，欢迎大家下载使用。-Verilog hdl using hardware descr iption language to write an example of the procedure, led, and highly scalable, welcome to download.
SSC
- Implement the 7 segment diplay on spartan 3
vote
- 表决器，简单实现了表决功能，无显示功能 -vote
sparc
- sparc org, vhdl rtl code
chuanbingzhuanhuan
- 这个并串转换代码是依靠同步状态机来实现其控制的。其实并串转换在实际的电路中使用还是比较多的，尤其在通信线路方面的复用和分解方面，原理上就是一个串并转换和并串转换的过程。举个简单的例子，计算机串口发送数据的过程，如果满足发送条件了，其实就是一个并串转换的过程了。好了，废话不说，看代码就是。 -And the string conversion of the code is relying on the synchronization state machine to achieve its c
Simulate
- FPGA控制AD逐点采集信号，并将AD转换后的数据串行发送出去。-FPGA to control the signal sampling point by point AD, AD conversion and serial data sent.
exer3
- 3， 采用尽可能少的电路，求出两个在100以内的正整数的最大公约数和最小公倍数。（不许采用mod函数），仿真并综合出电路-3, the circuit using as little as possible, find two positive integers less than the 100 greatest common divisor and least common multiple. (Not allowed to use mod function), and integrated
dds_gen
- 基于FPGA的频率相位可调DDS信号发生器-FPGA-based phase adjustable frequency DDS signal generator