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  1. shi

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  2. 数字钟的VHDL源程序,可以实现校时,校分等功能,并在试验箱上运行成功-The VHDL source code digital clock, you can achieve at school, school grade features, and success in the chamber is running on
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:302.04kb
    • 提供者:zhaozheng
  1. shizhong

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  2. 数字钟的VHDL源程序,可以实现校时,校分等功能,并在试验箱上运行成功-The VHDL source code digital clock, you can achieve at school, school grade features, and success in the chamber is running on
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:302.83kb
    • 提供者:zhaozheng
  1. sj_work

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  2. RAM控制的VHDL实现 真的很有用 -VHDL implementation of the RAM control true true useful useful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.08kb
    • 提供者:王欢
  1. SDRAMHDL

    0下载:
  2. SDRAM基础性控制核 很有用的 VHDL状态机实现-SDRAM control of the nuclear basic useful VHDL state machine implementation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:11.86kb
    • 提供者:王欢
  1. FPGA-Design

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  2. FPGA设计流程指南 介绍基本的设计方法-FPGA Design Process Manual
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:31.28kb
    • 提供者:horse
  1. IIC_AD75

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  2. I2C温度传感器ADT75的控制源码 使用verilog 状态机实现 易入门-I2C for ADT75 temperature sensor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.54kb
    • 提供者:王欢
  1. test1

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  2. vhdl 基于ADC0809 A/D转换控制器的设计实验-vhdl ADC0809
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:74.6kb
    • 提供者:superbeast
  1. READ

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  2. 用于FPGA实现单总线测温电阻DS18b20时序。在xilinx spartan 3中试过。-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.96kb
    • 提供者:chenxing
  1. 11_FIR

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  2. 11阶滤波器的verilog编程语言,可很好的实现滤波功能。-11-order filter verilog programming language, can achieve very good filtering.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:3.17kb
    • 提供者:周祥娟
  1. 4_1

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  2. 四选一编程语言,可以自动生成四选一器件。-First elected four programming languages, you can automatically generate a four selected devices.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:279.81kb
    • 提供者:周祥娟
  1. xunhuan

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  2. 编译实现循环码的产生,用FOR循环分别对其中的码元进行设置。-Implementation cycle of the compiler generated code, respectively, using FOR Cycle one of the key element of the set.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:2.62kb
    • 提供者:周祥娟
  1. 1B1

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  2. 基于VHDL可编程BPSk调制教学~~~十分好用`~容易学会-VHDL-based programmable BPSk modulation of teaching is very good ~ ~ ~ `~ easy to learn to
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:689.17kb
    • 提供者:dengaoni
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