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  1. vhdlfft4

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  2. 基4算法的vhdl实现,蝶形变换等的详细设计-Radix-4 algorithm of VHDL realize, butterfly transform the detailed design, etc.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:11.91kb
    • 提供者:邓翔
  1. 32ET_source

    1下载:
  2. 32时隙的VHDL源代码 在开发E1 2M线路的时候非常有用-32 slot of the VHDL source code in the development of E1 2M lines is very useful when
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:976byte
    • 提供者:王鹏
  1. I2CTOVHDL

    0下载:
  2. I2C的VHDL程序。。测试没有问题 -I2C of VHDL procedures. . Test no question
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:38.42kb
    • 提供者:王鹏
  1. machester_VHDL

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  2. manchester码在通信领域中用途广泛 这个VHDL程序包括曼彻斯特码的打包和解包。。很难得哦-manchester code in the communications area of a wide range of uses of this process includes the VHDL code packaged Manchester reconciliation package. . Oh, a rare
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:969byte
    • 提供者:王鹏
  1. SPItoVHDL

    0下载:
  2. VHDL语言编写的 SPI总线控制器-VHDL language ah SPI bus controller. .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:331.98kb
    • 提供者:王鹏
  1. vhdl

    0下载:
  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:268.67kb
    • 提供者:王晓
  1. vhdlfftdesign

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  2. 浮点FFI,的VHDL实现及HDL功能测试方法的研究 附录B加法处理器测试平台代码 附录CFFT处理器的测试平台代码-The floating-point FFI company encourages, implement and function testing HDL VHDL method The appendix B addition processor test platform code Appendix CFFT processor test platform co
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:3.02kb
    • 提供者:王晓
  1. myself_uart_vhdl

    0下载:
  2. 自己写的,对串口的VHDL描述,有完整testbench,特别是详细的功能说明和注释。-Wrote it myself, on the serial port of the VHDL descr iption of a complete testbench, in particular, detailed functional descr iptions and notes.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6.74kb
    • 提供者:崔易
  1. devider

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  2. a divider design based on verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.94kb
    • 提供者:Xiao Yang
  1. HardwareUDP

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  2. Hardware UDP, implementation of UDP based on Altera DE2 using Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:79.09kb
    • 提供者:Francis Wu
  1. code

    0下载:
  2. 一个8位微处理器的VHDL代码以及testbench-8-bit processor VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:8.33kb
    • 提供者:fei
  1. VerilogHDL

    1下载:
  2. 完整的九层电梯控制器verilog源代码-Complete nine-story elevator controller Verilog source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.25mb
    • 提供者:周依婷
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