资源列表
memory_to_vector
- 这是一个Quartus的工程文件和verilog代码，讲如何把memory 变成vector-memory to vector
UARTVHDL
- 使用vhdl语言在用fpga实现vart。-The use of VHDL language in the use of FPGA realize vart.
fftipcore
- 实现fft的ip核，用vhdl语言实现。-Fft realize the ip nuclear, using VHDL language.
ofdm_modulation_v72
- 基于altera 芯片得ofdm调制解调源程序-Altera chips were based on OFDM modulation and demodulation source
DMA_Freeware
- 基于xilinx vierex5得pci express dma设计实现。-Based on a xilinx vierex5 realize pci express dma design.
CPLDheVHDL.RAR
- 快速学习cpld/fpga的vhdl软件及硬件教程-Quick Study cpld/fpga software and hardware the VHDL Tutorial
sdram_hr_hw
- 在FPGA硬件上实现计算机通过串口发数据给FPGA，数据保存到SDRAM中，然后又返回给计算机串口。-In FPGA hardware realize computer data through the serial port issued to FPGA, the data saved to SDRAM, and then again back to the computer serial port.
mipsCPU
- MIPS CPU tested in Icarus Verilog
freqm
- 以CPLD器件EPM7128SLC84-15为核心实现的简易数字频率计，采用在一定时间内对数字脉冲计数的方法，可直接测量TTL电平的数字脉冲信号的频率、周期和脉宽。其他一些信号可经过信号预处理电路变换后测量。 量程：1Hz～999999Hz 输入信号：（1）TTL电平数字脉冲信号；（2）方波/正弦波，幅度0.5~5V 显示：七段数码管显示频率（Hz）和周期/脉宽（us） 控制：两个拨码开关切换三种工作模式：测频率，测周期，测脉宽-Frequency Counter realize
modelsim
- SOPC Builder创建的CPU，能够满足简单的VHDL软件仿真-SOPC Builder to create the CPU, to meet the simple VHDL software simulation
BFL_Encode
- 将宽度为width位的并行输入数据按BiΦ-L码(曼彻斯特码)方式进行编码后串行输出，输出数据的宽度为(2*width)，BiΦ-L码是PCM码的一种，常用的PCM编码方式有：NRZ-L,BiΦ-L和BiΦ-M三种-The width of the parallel-bit width input data by BiΦ-L code (Manchester code) way encoded serial output, the output data width (2* width), Bi
VHDL
- VHDL ieee标准 及 书籍-VHDL ieee standards and books