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Multisim2001
- Multisim2001软件的仿真电路实例261例，都是源文件哦，包括一般常见电路及乘法器电路仿真，运放电路仿真，控制电路仿真，数字电路仿真。超值
Low_power_Modified_Booth_Multiplier
- 主題 : Low power Modified Booth Multiplier 介紹 : 為了節省乘法器面積、加快速度等等，許多文獻根據乘法器中架構提出改進的方式，而其中在1951年，A. D. Booth教授提出了一種名為radix-2 Booth演算法，演算法原理是在LSB前一個位元補上“0”，再由LSB至MSB以每兩個位元為一個Group，而下一個Group的LSB會與上一個Group的MSB重疊(overlap)，Group中的位元。 Booth編碼表進行編碼(Booth
mult
- 移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1. 乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法： 1. 被乘数和乘数的高位补0，扩展成8位。 2. 乘法依次向右移位，并检查其最低位，如果为1，则将被乘数和部分和相加，然后将被乘数向左移位；如果为0，则仅仅将被乘数向左移位。移位时，被乘数的低端和乘数的高端均移入0.
multiply
- 乘法器的vhdl语言描述.本人调试已经通过
fir_srg
- 改进型FIR滤波器，改进后所用的资源比改进前节省了很多乘法器
UnsignMulti
- ALTERA上DE2平台，verilog描述，无符号乘法器，在数码管显示结果。
multiply
- 高效的乘法函数,不用调用系统乘法器,对没有乘法器的系统来说非常有用.
RS_255_223en_code
- GF_2_m_域乘法器的快速设计及FPGA实现，ＲＳ编码及其译码都是在GF_2_m_域中进行的
GF_2_m_FPGA
- GF_2_m_域乘法器的快速设计及FPGA实现，对于rs编翼码的理解和设计有帮助
mul_booth
- 基于BOOTH的32位快速乘法器的设计源码
xapp371
- xilinx里的乘法器ip核程序，booth乘法 wallace tree算法 4-2压缩编码 超前进位加法
mult
- 64位乘法器源码verilog,经过验证测试
Signed32MultiplierV101
- 32位元2進位SIGNED乘法器32位元SIGNED乘法器
multiply
- 这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.
custom_mul
- vhdl编写的硬件乘法器-prepared by the VHDL hardware multiplier
VHDL学习的好资料--18个VHDL实验源代码
- 20个VHDL实验源代码,包括： 1 交通灯控制器 2 格雷码变换器 3 BCD码加法器 4 四位全加器 5 四人抢答器 6 4位并行乘法器 9 步长可变加减计数器 10 可控脉冲发生器 11 正负脉宽数控信源 12 序列检测器 13 4位流水乘法器 14 出租车计费器 15 多功能数字钟 16 多功能数字秒表 17 频率计 18 七人表决器 19 数码锁 20 VGA彩条发生器
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
c17_GF_multiple.rar
- 精通verilog HDL语言编程源码之3--伽罗华域乘法器设计,Proficient in language programming verilog HDL source of 3- Galois field multiplier design