搜索资源列表
100vhdl0621
- VHDL应用程序100例,适合初学者研究及练习 其中包含加法器译码器等多程序。-100 samples of VHDL, it is fit for beginner to study and practice. Adding machine, decoder and others are included.
100个vhdl设计例子
- 内附多路选择器,74系列芯片VHDL源码,加法器,FIR,比较器等大量例子,对初学VHDL语言很有好处。可用maxplus,quartus,synplicity等综合软件进行调试-contains multiple-choice, 74 chips VHDL source code, the adder, FIR, comparators, etc. are plenty of examples for beginners VHDL very good. Available maxplus, Q
8位相位相加乘法器
- 8位相 加乘法器,具有高速,占用资源较少的优点-eight multiplier phase together with high-speed, taking up less resources advantages
VHDL范例
- 最高优先级编码器 8位相等比较器 三人表决器(三种不同的描述方式) 加法器描述 8位总线收发器:74245 (注2) 地址译码(for m68008) 多路选择器(使用select语句) LED七段译码 多路选择器(使用if-else语句) 双2-4译码器:74139 多路选择器(使用when-else语句) 二进制到BCD码转换 多路选择器 (使用case语句) 二进制到格雷码转换 双向总线(注2) 汉明纠错吗译码器 三态总线(注2) 汉明纠错吗
用一位全加器组成四位全加器
- 用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
加法器
- 完成主要的全加功能
add.rar
- 流水线乘法器与加法器 开发环境:Modelsim(verilog hdl),Multiplier and adder pipeline development environment: Modelsim (verilog hdl)
vhdl_123
- 几个简单的vhdl程序。包括加法器,减法器,乘除法等等。-A few simple vhdl program. Including the adder, subtractor, multiplication and division and so on.
verilog
- verilog语言例题集锦 包含加法器,乘法器,串并转换器等verilog源代码-Example Collection contains verilog language adder, multiplier, and converters, such as string verilog source code
VHDL语言写的简易计算器
- 用VHDL写的简易计算器,包括加减乘除,除法器用加法器和乘法器组成-Write simple calculator with VHDL, division, including add, subtract, multiply and divide adder on time-multiplier and used
Mars_EP1C6F_Fundermental_demo(Verilog)
- FPGA开发板配套Verilog HDL代码。芯片为Mars EP1C6F。是基础实验的源码。包括加法器、减法器、乘法器、多路选择器等。-FPGA development board supporting Verilog HDL code. Chips for the Mars EP1C6F. Are the basic source experiment. Including the adder, subtraction, and multiplier, such as MUX.
mul
- 加法器树乘法器结合了移位相加乘法器和查找表乘法器的优点。它使用的加法器数目等于操作数位数减 1 ,加法器精度为操作数位数的2倍,需要的与门数等于操作数的平方。 因此 8 位乘法器需要7个15位加法器和64个与门-Adder tree multiplier multiplier combination of shift and add multiplier advantage of look-up table. It uses the adder operand is equivalent to
multiplier
- 该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。 其乘法原理是:乘法通过逐项移位相加原理来实现,从被乘数的最低位开始,若为1,则乘数左移后与上一次的和相加;若为0,左移后以全零相加,直至被乘数的最高位。-The multiplier is 8-bit adder consisting of time-series design to the 8-bit multiplier. The multiplication principle is: the sum of multiplica
HG_chufaqi_clajiafaqi
- VHDL基-16位的无符号除法器,超前进位加法器可改位数。-VHDL-based-16 bit unsigned divider, CLA can be the median.
VHDL
- 本代码为用VHDL语言设计实现加法器、减法器、乘法器,并提供了模块图,进行了波形仿真。-This code is for the use of VHDL Language Design and Implementation of adder, subtracter, multiplier, and provides a block diagram carried out a wave simulation.
FPGAVerilogHDLcode.RAR
- 一些例程供参考,包括加法器,减法器,多路选择器-failed to translate
mian
- 系统上电后,数码管低五位显示00000,按下PLUSE按键,显示数值加1(After power on, the digital tube is low, five shows 00000, press the PLUSE button, display the value plus 1)
基于FPGA的单精度浮点数乘法器设计
- 《基于FPGA的单精度浮点数乘法器设计》详细介绍了按照IEEE754标准在FPGA上实现单精度浮点加减乘除的方法(The design of single precision floating point multiplier based on FPGA introduces in detail the way of realizing single precision floating point addition, subtraction and multiplication and div
基于VHDL实现单精度浮点数的加-减法运算
- vhdl 加法器和减法器 希望对VHDL的同学有参考作用(VHDL adder and function as relative reference)
alu
- 实现了四位快速加法器,并在此基础上实现了16位和32为快速加法器(Based on the implementation of four bit fast adder, 16 bit and 32-bit fast adders are realized)