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test02
- 用quartusII编写的，基于vhdl语言的按键加法器，从0到11，也可通过拨码开关控制，从11到0，加入了键盘防手抖。
cpupipeline
- CPU设计，加法器，乘法器，除法器等，有原理讲解等。挺不错的资料
CLA8
- 一个超前进位加法器的Verilog实现，内含测试文件，可以综合，非常有参考价值
adder
- 基于ALTERA 公司cyclone系列FPGA的程序，verilog 实现加法器
SAA7113
- 用quartusII编写的，基于vhdl语言的按键加法器，从0到11，也可通过拨码开关控制，从11到0，加入了键盘防手抖。-
Digital_LED
- 用quartusII编写的，基于vhdl语言的按键加法器，从0到11，也可通过拨码开关控制，从11到0
WatchdogTimer
- 用quartusII编写的，基于vhdl语言的按键加法器，从0到11，也可通过拨码开关控制，从11到0，加入了键盘防手抖。
ahead_adder
- 用Verilog语言实现了一个8bit的超前进位加法器，其中包括测试文件。
adder.tar
- veriog实现的128位高速加法器，fpga实现
add
- verilog加法器产生第0 位本位值和进位值产生第1 位本位值和进位值产生第2 位本位值和进位值
Verilog16
- 16位加法器，需要的拿去，经仿真试验成功的
add
- 介绍了carry_chain_adder，carry_skip_adder,ipple_carry_adder三种常用的加法器，采用verilogHDL语言，利用modelsim软件仿真验证，压缩包中包含有流程图
CLA
- 超前进位加法器得VHDL实现小点资料代码
add
- 实现简单十六位加法器及测试程序 的verilog代码
add
- 自己编制的加法器的verilog程序 希望对大家有所帮助
comp_arith
- cpu设计中关于加法器，乘法器，除法器设计的ppt，希望对硬件学习的人有帮助
NumberAddition
- 简单的加法器,在学习JAVA程序入门时使用
vhdlsource
- 用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了
adder4
- verilog加法器,附加测试文件 可用modelsim 仿真实现
add16_adv
- 在ISE下用verilog开发的16位进位现行加法器