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  1. DA

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  2. 结合硬件描述语言与电路设计的DA转换器设计,实现了递增波,递减波,阶梯波,三角波等-Combined with hardware descr iption language and circuit design of the DA converter design, to achieve the incremental wave, decreasing wave, ladder wave, triangular wave, etc.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.88mb
    • 提供者:XINGJINGYU
  1. fft_analyze

    0下载:
  2. 利用Altera的IP核,实现FFT算法使用信息流模式读写,使用SignalTap II嵌入式逻辑分析仪观察信号,A/D只要是并行的8位芯片都可以。-Achiving FFT by using Altera IP Core,you can observe the signal by the embedded logic analyzer Signal Tap II,as for A/D device, it s suitable for a parllarel 8 bits A/D device
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-14
    • 文件大小:21.07mb
    • 提供者:常泽文
  1. Crack_for_QII_12.0

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  2. quartus ii 12.0破解文件,包括32位和64位-quartus ii 12.0 crack file, including 32-bit and 64-bit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:31.63kb
    • 提供者:sean
  1. filter

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  2. image filtering on gasian filtering in any RGB image with matlab
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.45mb
    • 提供者:vasanth
  1. waveform_gen_latest.tar

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  2. 这个核心是一个向前的实现数控振荡器(NCO)-也被称为直接数字频率合成器(DDS)。除了生成标准的正弦/余弦输出波形,它也产生平方和锯齿用很少的额外资源输出。-This core is a straight forward implementation of a Numerically Controlled Oscillator (NCO)- also referred to as a Direct Digital Synthesizer (DDS). In addition to genera
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:556.56kb
    • 提供者:asdtgg
  1. uart16550_latest.tar

    0下载:
  2. UART16550是16550兼容的UART核心(主要)。 总线接口是WISHBONE SoC总线启。B. 所有功能的标准选择16550 UART:FIFO的基础操作,要求和其他中断。 数据表可以下载从CVS树随着源代码-uart16550 is a 16550 compatible (mostly) UART core. The bus interface is WISHBONE SoC bus Rev. B. Features all the standa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.47mb
    • 提供者:asdtgg
  1. can_latest.tar

    0下载:
  2. 控制器局域网或CAN是一个控制网络协议 博世在工业自动化和工业自动化中得到了广泛的应用 汽车行业。 大多数的专利可以由博世拥有,虽然有 没有限制在开发一个开源IP但可以为任何 从博世商用许可协议是一个不可或缺的先决条件。 尺寸大约12K门(930触发器)。-Controller Area Network or CAN is a control network protocol Bosch that has found wide use in Industrial
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.12mb
    • 提供者:asdtgg
  1. cordic_latest.tar

    0下载:
  2. CORDIC算法是对许多数学函数的一种迭代算法,如三角函数、双曲函数和平面旋转。-The CORDIC algorithm is an iterative algorithm to uate many mathematical functions, such as trigonometrically functions, hyperbolic functions and planar rotations.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:229.16kb
    • 提供者:asdtgg
  1. ddr_flash

    0下载:
  2. 本代码是FPGA控制读写ddrFLASH的源代码。-This code is FPGA control read and write ddrFLASH the source code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-16
    • 文件大小:22.65mb
    • 提供者:冯鹏飞
  1. DDR2_Control

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  2. 本源码是用FPGA控制DDR2芯片的vhdl源码,并使用了modelsim仿真软件测试代码-The source is the use of FPGA control DDR2 chip vhdl source, and the use of modelsim simulation software test code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-31
    • 文件大小:12.44mb
    • 提供者:冯鹏飞
  1. rxtx

    0下载:
  2. 简单的 RX TX串口发送接收模块 方便移植-Simple RX TX serial port to send and receive modules to facilitate transplantation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.95kb
    • 提供者:覃保尧
  1. FPGA

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  2. 主要是从入门到精通对于FPGA的学习,里面有大量的源代码例程,可供初学者学习-Mainly the entry to the master for FPGA learning, there are a large number of source code routines for beginners to learn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-23
    • 文件大小:49.96mb
    • 提供者:@lijie
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