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  1. main

    0下载:
  2. led灯实现的另一种程序,在OK6410上可以看到现象-Another program implemented by the led lights, the phenomenon can be seen on OK6410
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:857byte
    • 提供者:evan
  1. manchester-encoding-VHDL

    0下载:
  2. 曼彻斯特编码解码的代码,在网上找到的。因为毕设需要找到的,特此分享。-Manchester encoding and decoding the code found on the Internet. Need to find the complete set, is hereby share.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:758byte
    • 提供者:鲁韬
  1. Verilog

    0下载:
  2. 王金明版的verilog HDL的135个经典设计实例-Wang Jinming version of the Verilog HDL 135 classic design example
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:24.61kb
    • 提供者:李浪雄
  1. 31-LED

    0下载:
  2. led控制流水动作来实现单片机的功能实现,进行软件仿真-to control led function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:17.47kb
    • 提供者:段春姝
  1. Sdram_Control_4Port

    0下载:
  2. Sdram Control 4Port Sdram Control 4Port
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:15.37kb
    • 提供者:liuxuemin
  1. FIFO_TD

    0下载:
  2. FIFO的VHDL测试程序,在Modelsim下完全可以运行-The test_bench of fifo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.56kb
    • 提供者:三木
  1. Count-of-29-hex

    0下载:
  2. 29进制的计数期,vhdl实现,在quartus里编译成功-Count of 29 hex, the VHDL implementation, compiled in quartus success
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:556.4kb
    • 提供者:蒲瑞瑞
  1. geleima--10

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  2. 格雷码计数器 vhdL实现 quartus编译通过-Gray code counter VHDL quartus compiled by
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:764.62kb
    • 提供者:蒲瑞瑞
  1. Mode-variable-counter-vhdl

    0下载:
  2. 模可变计数器 vhdl实现 quartus编译通过-Mode variable counter vhdl achieve quartus compiled by
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:596.4kb
    • 提供者:蒲瑞瑞
  1. liushuideng-6

    0下载:
  2. 可通过按键改变模式的流水灯vhdl程序 quartus编译通过-Button to change the mode of light water VHDL program quartus compiled by
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:538.46kb
    • 提供者:蒲瑞瑞
  1. p_dect--5

    0下载:
  2. 奇偶检测器 vhdl实现 quartus编译通过-Parity detector the vhdl realize quartus compiled by
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:383.61kb
    • 提供者:蒲瑞瑞
  1. IDT

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  2. IDT频率综合器接口程序和应用实例,外加IDT的行为模型-IDT frequency synthesizer interface program and application examples, plus a behavioral model of the IDT
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:12.97kb
    • 提供者:Messi
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