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  1. dds

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  2. 应用XLINIX对DDS进行实现和模拟,是大学生初步进行VHDL设计是一个有用的帮助-The application XLINIX the DDS implementation and simulation, students preliminary VHDL design is a useful help
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:734.87kb
    • 提供者:王鹏
  1. ENTITY-seg70-IS

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  2. 实现位选功能的VHDL 为了使数码管显示数值,首先要产生位选信号,即选中哪一个数码管来显示数值;其次,要给定段选信号,即数码管显示出什么数值或者符号-Choice function VHDL to digital display value, we must first generate the bit-select signal, that is, select a digital tube to display the value Secondly, to give a given seg
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:3.3kb
    • 提供者:袁浩然
  1. 12864VHDL

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  2. 12864液晶显示程序 VHDL的源代码,可以简单显示字符。-12864 display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:239.09kb
    • 提供者:tao
  1. MCUinterrupt

    0下载:
  2. 51单片机中断程序,点亮LED灯,普中单片机-51 MCU interrupt the program, to light the LED lights, the S & P in the SCM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:287.94kb
    • 提供者:李浩
  1. hlab3_solution

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  2. console for uart verilog verilog verilog verilog -console for uart verilog verilog verilog verilog verilog verilog verilog verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:279.46kb
    • 提供者:kwoksama
  1. A-variety-of-dividers-program

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  2. 各种分频器程序100倍分频器24998倍分频器2分频4分频 8分频16分频-A variety of dividers program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:6.18kb
    • 提供者:胡伟红
  1. Counter-and-digital-tube-display

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  2. 本文十、十二、十六,、六十进制计数器各一个,然后通过数据扫描分时模块与译码器模块在五个数码管上显示计数过程,六十进制计数器高、地位在不同数码管上显示。之后对程序进行调试和运行及仿真,仿真结果符合设计要求时使用JTAG下载到可编程器件中实现软、硬件结合。-This article ten, 12, 16, and six decimal counter counting process, six decimal counter, the status of digital tube displa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:255.3kb
    • 提供者:胡伟红
  1. Verilog

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  2. 非常实用的教程,简单易懂,适合新手使用。-Very useful tutorial, easy to understand for novice users.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.25mb
    • 提供者:q
  1. Traffic-lights-program

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  2. 设计一个交通信号灯控制电路。要求: 1、主干道和支干道交替放行,主干道每次放行30秒,支干道每次放行20秒。 2、每次绿灯变红灯时,黄灯先亮5秒钟,此时原红灯不变。 3、用十进制数字(递增计数)显示放行和等待时间。-The design of a traffic signal control circuits. Requirements: 1, main roads and branch roads alternately release, the main road each re
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:18.93kb
    • 提供者:胡伟红
  1. UART

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  2. 一个高速串口 使用查找表写的 很省资源 来自xilinx picoblaze代码-A high-speed serial port using a lookup table to write the provincial resources
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:386.21kb
    • 提供者:wangshaoyang
  1. LPF_10K

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  2. 10MHz采样率1Bit输入10KHz数字滤波器。-10KHz bandwidth 1Bit digtal fir filter at 10MSps
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.44kb
    • 提供者:duzhk
  1. week_9

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  2. vhdl程序实现了计数器的 是一次作业的源代码-VHDL program counter is a one-source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:197.91kb
    • 提供者:wuzw
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