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  1. di1

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  2. 计数器的设计,可以累加计数。实现计数功能,代码功能如下所示。-Count-counter design. Counting function, the function of the code is shown below.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:746byte
    • 提供者:吴凤妹
  1. vhdl

    0下载:
  2. 数字信号处理的FPGA实现,VHDL源代码) -FPGA implementation of digital signal processing, VHDL source code)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-08
    • 文件大小:268.21kb
    • 提供者:李斌
  1. intro_to_quartus2_chinese

    0下载:
  2. 这个是介绍CPLD/FPGA的开发环境quartus2的文章,对初学者及开发人员应该会有一定的帮助。-This is to introduce the CPLD/FPGA development environment quartus2 in the article, there should be some help for beginners and developers.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-08
    • 文件大小:1.97mb
    • 提供者:高鹏
  1. Computer-Communication-Networks

    0下载:
  2. 计算机网络的一本好书,通讯方面的经典,适合初学的人-a good ebook on Computer Communication about Networks;and is for primer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:552.7kb
    • 提供者:孙武
  1. DECODE_PRIORITY

    0下载:
  2. 优先译码器verilog,8输入3输出,用verilog编写的源码-This is how to prepare encode, I think is very classic. Worth a visit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:711byte
    • 提供者:lihui
  1. pingpongf16

    0下载:
  2. 16个pingpong像屏幕四周弹去,遇到边框则90度反弹,一直重复下去-sixteen pingpong in the screen.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-30
    • 文件大小:4.48kb
    • 提供者:
  1. seg7

    0下载:
  2. //奥科单片机网 //www.okmcu.net //CPLD&FPGA实例 //奥科单片机助您成功 //本实验就是学习单个数码管的显示-//Bioko microcontroller network// www.okmcu.net// CPLD & FPGA instance// Bioko microcontroller to help you succeed// this experiment is to study a single digital tube
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:43.99kb
    • 提供者:麦飞
  1. Sine-wave-generator

    0下载:
  2. 正弦波发生器,内有TESTBENCH文件,输出时钟和复位信号,用于仿真。用MEDELSIM仿真,然后仿真通过。-The sinewave generator within have TESTBENCH file output clock and reset signals for simulation. With MEDELSIM emulation, and simulation through.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-11
    • 文件大小:594.5kb
    • 提供者:麦飞
  1. Reads-the-DIP-switch-status

    0下载:
  2. 读取拨码开关状态,用LED灯显示出来。读取操作使用MOVX指令从CPLD中读到拨码开关状态。-Reads the DIP switch status display with LED lights. Read operation using the MOVX instruction read from CPLD DIP switch state.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-03
    • 文件大小:207.79kb
    • 提供者:麦飞
  1. minicpu(compiler-8bit)

    0下载:
  2. CISC microprocessor IP core & 8 bit compiler, verilog语言编写,可在FPGA和CPLD上综合实现,结构类似Intel 8085-CISC microprocessor IP core and 8-bit compiler, verilog language, FPGA and CPLD comprehensive realization .structure is similar to Intel 8085
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-16
    • 文件大小:102.04kb
    • 提供者:gingercorn
  1. FPU

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  2. 32位单精度浮点运算单元,遵从IEEE 754标准,持浮点加、减、乘、除等运算。-32-bit single-precision floating-point unit;comply with the IEEE 754 standard;support floating-point add, subtract, multiply operations.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-11
    • 文件大小:113.24kb
    • 提供者:gingercorn
  1. a_num(DB)

    0下载:
  2. 实现一个数码管由1到F的顺序显示,适用于Cyclone IV E EP4CE115F29C7芯片,管脚可自行分配-Implement a digital tube display by the order of 1 to F, suitable for Cyclone IV E EP4CE115F29C7 chip pins can Discretionary
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:2.9mb
    • 提供者:仲斐
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