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  1. DDS-Technology

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  2. DDS Technology DDS技术与原理-DDS Technology
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-10
    • 文件大小:574.51kb
    • 提供者:李洪胜
  1. FPGAorCPLD_vga_Principle

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  2. 介绍了FPGA或者CPLD上VGA显示的基本原理,这是一份很好论文说明。保证你值得拥有。-Describes the basic principles of the VGA display on the FPGA or CPLD, which is a very good paper describes. You deserve.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:282.74kb
    • 提供者:boyzone
  1. Chapter2

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  2. Chapter2文件夹:(1)Quartus II 8.0软件实例讲解:1位加法器实验,完整的设计工程文件在Chapter2/adder文件夹下(2)ModelSim SE 6.0软件实例讲解:十进制计数器实验,完整的设计工程文件在Chapter2/test_counter_10文件夹下 -Chapter2 folder: (1) the Quartus II 8.0 software examples to explain: an adder experiment, a complete
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-10-31
    • 文件大小:4.93mb
    • 提供者:boyzone
  1. Chapter3

    0下载:
  2. Chapter3文件夹:SOPC Builder应用实例讲解:运行Hello world实验,完整的设计工程文件在Chapter3/new_nios文件夹下-Chapter3 folder: SOPC Builder application examples to explain: Run Hello world experiments, complete design engineering documents in Chapter3/new_nios file folder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-01
    • 文件大小:11.49mb
    • 提供者:boyzone
  1. Chapter4

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  2. Chapter4文件夹: (1)实验1:编码器实验,完整的设计工程文件在CODER文件夹下 (2)实验2:译码器实验,完整的设计工程文件在DECODER7文件夹下 (3)实验3:加法器实验,完整的设计工程文件在ADDER和ALU文件夹下 (4)实验4:乘法器实验,完整的设计工程文件在4BITMULT文件夹下 (5)实验5:寄存器实验,完整的设计工程文件在SHIFT8R和SHIFT8文件夹下 (6)实验6:计数器实验,完整的设计工程文件在COUNT10文件夹下
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-10-31
    • 文件大小:1.58mb
    • 提供者:boyzone
  1. Chapter5

    0下载:
  2. Chapter5文件夹: (1)实验1:键盘扫描输入实验,完整的设计工程文件在JIANPAN文件夹下 (2)实验2:扫描数码显示器实验,完整的设计工程文件在SCANLED文件夹下 (3)实验3:点阵显示实验,完整的设计工程文件在DIANZHEN文件夹下 (4)实验4:交通灯控制实验,完整的设计工程文件在JTDKZHQ文件夹下 (5)实验5:数字钟实验,完整的设计工程文件在CLOCK文件夹下 (6)实验6:液晶显示实验,完整的设计工程文件在LCD文件夹下
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-03
    • 文件大小:12.93mb
    • 提供者:boyzone
  1. pipeline_light

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  2. (1)实验1:流水灯实验,完整的设计工程文件在pipeline_light文件夹下-(1) Experiment 1: light water experiments, complete design engineering files in pipeline_light file folder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-27
    • 文件大小:10.11mb
    • 提供者:boyzone
  1. jtag_uart

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  2. (2)实验2:JTAG UART通信实验,完整的设计工程文件在jtag_uart文件夹下-(2) Experiment 2: the JTAG UART communication experiment, complete design engineering the file in jtag_uart file folder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-10
    • 文件大小:12.82mb
    • 提供者:boyzone
  1. LCM_display

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  2. (3)实验3:LCM显示实验,完整的设计工程文件在LCM_display文件夹下-(3) Experiment 3: LCM display experiment complete design engineering the file in LCM_display file folder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-02
    • 文件大小:12.71mb
    • 提供者:boyzone
  1. Key_interrupt

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  2. (4)实验4:按键中断实验,完整的设计工程文件在Key_interrupt文件夹下-(4) Experiment 4: Key interruption experiments, complete design engineering files in Key_interrupt file folder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:12.58mb
    • 提供者:boyzone
  1. count_display

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  2. 5)实验5:计数显示实验,完整的设计工程文件在count_display文件夹下-5) Experiment 5: count display experiment, a complete design engineering files in count_display file folder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-03
    • 文件大小:13.5mb
    • 提供者:boyzone
  1. RS232

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  2. (6)实验6:串口通讯实验,完整的设计工程文件在RS232文件夹下二、运行环境 程序在以下环境调试通过: (1)Windows XP; (2)Altera公司的Quartus II 8.0 for windows; (3)Altera公司的Nios II 8.0 IDE for windows; (4)Mentor公司的ModelSim SE 6.0;-(6) (2) Altera Corporation Quartus II 8.0 for windows Exp
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:13.46mb
    • 提供者:boyzone
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