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  1. cc

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  2. 自己写的一个简单模拟电话计费功能的代码,采用Verilog,用的是Xilinx的Spartan 3E-To write a simple function analog telephone billing code, Verilog, using the Xilinx Spartan 3E
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.62mb
    • 提供者:蔡青青
  1. LCD12864

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  2. 利用语言实现LCD1602显示,较简单,易懂,并附有简单说明 ,verilog 学-The use of language LCD1602 display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:413.09kb
    • 提供者:王明
  1. cpu

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  2. 8位实验CPU设计利用设计好的指令系统,编写汇编代码,以便测试所有设计的指令及指令涉及的相关功能。设计好测试用的汇编代码后,然后利用Quartus II软件附带的DebugController,编写汇编编译规则。接着,利用DebugController软件把汇编编译之后的二进制代码置入到所采用的存储器中,并对设计好的8位CPU进行测试。-Eight experiments designed CPU design using the instruction set, write assembly
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:3.22mb
    • 提供者:Bingo
  1. rom_mem

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  2. 设计14×6 位的ROM,其结构图如图1 所示。其中,reset 为复位按钮,可以采用TEC-CA 平台上的复位脉冲,对应ACEX1K100 型号芯片的管脚ID 为83,Cyclone 的则为240;clock 为时钟脉冲源,可采用TEC-CA 平台上单脉冲按钮,对应ACEX1K100 型号芯片管脚ID 为 79,Cyclone 的则为29;dout 为ROM 单元的输出引脚。-Design 146 of the ROM, the structure shown in Figure
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:107.01kb
    • 提供者:Bingo
  1. asynram

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  2. 设计32×6位的RAM,其结构图如图2所示。其中,adr为地址引脚,cs、wr、rd分别为片 选、写和读引脚,din_out为输入输出引脚。当cs=0且wr由低到高(上升沿)时,din上的输 入数据写入adr指示的单元中;当cs=0且rd=0时,adr对应单元的数据在dout数据线上读出。 因wr在上升沿时写入数据,因此可以采用TEC-CA平台上的单脉冲按钮作为wr。-Design 326 of RAM, the structure shown in Figure 2. Which,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:330.56kb
    • 提供者:Bingo
  1. zsjk

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  2. 可以根据不同的注水要求,灵活预置不同的注水时间,实时监控和动态直观显示当前的注水时间信息,当注水完成时,提供远程报警功能。-According to different water requirements, flexibility preset different injection time, real-time monitoring and dynamic visual display of the current injection time information, when the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:916byte
    • 提供者:reder
  1. dtc

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  2. 可以根据不同的传输要求,实现命令字和数据字的精确同步控制,编码中包含了时钟和数据信息,在传输代码信息的同时,实现了时钟信号的同步传输-According to different transmission requirements, the command and data words to achieve precise synchronization control, the encoding of the clock and data information contained in th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:660byte
    • 提供者:reder
  1. FPGA

    0下载:
  2. 基于FPGA的数字频率计的课程设计,附完整代码。-FPGA-based digital frequency meter course design, with complete code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:225.19kb
    • 提供者:姚华
  1. xilinxusb

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  2. Xilinx usb下载电缆的图纸资料,可直接制版,然后下载Xilinx的ISE软件进行固件升级。制作图纸准确,使用与官方的下载电缆完全一致。-Xilinx usb download cable drawings, direct plate, and then download the Xilinx ISE software for firmware upgrades. Produce accurate drawings, using the official download cable ex
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:5.04mb
    • 提供者:ly
  1. ALU

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  2. 用硬件描述语言写的alu单元功能实现.主要实现了加法和乘法功能-Hardware descr iption language used to write alu units feature implementation. Main achievement of the addition and multiplication functions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:13.02kb
    • 提供者:lbi
  1. canbus

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  2. canbus 工程文件 ,直接在QII上建立工程后用-canbus module for FPGA used ,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:93.24kb
    • 提供者:罗华杰
  1. FFT

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  2. VHDL语言描述的FFT快速傅里叶变换,可用作参考-VHDL FFT souce code for FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:408.85kb
    • 提供者:罗华杰
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