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  1. traffic_light

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  2. 基于VHDL语言的关于交通路灯的设计,实现现实生活中路*通灯控制-Based on the traffic lights VHDL language design, implementation, real-life intersection traffic light control
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:84.29kb
    • 提供者:yehnan
  1. SPI_IF

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  2. 本人编写的简易SPI协议,将8位数据和8位地址共16bit信息转换为1bit串行数据输出-SPI protocol
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.72kb
    • 提供者:lkg
  1. rs232_tr

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  2. 自学的串口通信模块,包含接收模块,发送模块,波特率模块,顶层模块-RS232 communication application,VHDL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:5kb
    • 提供者:lkg
  1. parallel8_serial

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  2. V5 FPGA中8:1并串转换输出,可供初学者参考设计,涉及 OSERDES 原语的使用-the use of "OSERDES"
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.42kb
    • 提供者:lkg
  1. mcp2510_13.3

    0下载:
  2. this file function is to driver the chip of MCP2510
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.2kb
    • 提供者:赵剑鹏
  1. moonCar

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  2. 实现小车的寻线(白线或者黑线)的代码,如何转向,判断是否偏离路线-Achieve trolley hunt (white line or black line) of the code, how to turn, determine whether the deviation from the route
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:25.32kb
    • 提供者:安培
  1. Micro16-30sep03

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  2. Micro16 - 一个简单的 16 位 VHDL CPU 核源代码-Micro16- A Simple 16 bit VHDL CPU source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:26.65kb
    • 提供者:阿斯顿
  1. Micro8a-14oct02

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  2. Micro8a - 一个简单的 8 位 VHDL CPU 核源代码-Micro8a- A Simple 8 bit VHDL CPU source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:61.16kb
    • 提供者:阿斯顿
  1. A-C8V4

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  2. 淘宝畅销FPGA开发板的A-C8V4 电路图及例子 9实验九:利用语言实现3-8译码器 10实验十:利用语言实现按键和数码管显示 11实验十一:利用语言实现乘法器数码管显示 …… 18实验十八:利用语言实现蜂鸣器唱歌 23实验二十三:利用语言实现LCD1602显示 24实验二十四:利用语言实现LCD12864显示汉字 25实验二十五:利用程序实现串口RS232与电脑通信 28实验二十八:利用程序实现VGA显示RGB彩条信号 31实验三十一:利用程序实
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-31
    • 文件大小:12.3mb
    • 提供者:liyang
  1. -led_seg7

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  2. 数码管显示代码。希望数码管显示什么数字,只需要给数码管段选口送去相应译码信号。-Digital display code. What hope digital display digital, just give digital tube segment selector sent to the corresponding port decoded signal.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.83kb
    • 提供者:cuixiao
  1. Verilog

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  2. 基于Quartus2的Verilog实例详解-Detailed examples of Verilog-based Quartus2
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:804.14kb
    • 提供者:huang
  1. mux16

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  2. 利用FPGA时序逻辑设计16位乘法器。利用时序逻辑设计可以使整体设计具备流水线结构-Sequential logic design using FPGA multiplier 16. Sequential logic design allows the use of the overall design with pipeline structure
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1.87kb
    • 提供者:cuixiao
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