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  1. pinlvji

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  2. verilog 简易频率计的设置,包括整个工程-verilog simple frequency meter settings, including the entire project
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:354.27kb
    • 提供者:water
  1. shizhong_xianshi

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  2. 使用Altera型FPGA的数字时钟,使用按键显示,具有调时计时功能-Using Altera FPGA-based digital clock, using the key display, with timing function when adjusting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:685.21kb
    • 提供者:
  1. div_freq

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  2. 使用Altera的FPGA开发的频率合成器,实现输入频率的二等分、四等分、八等分等。-Altera' s FPGA development using a frequency synthesizer, the realization of the input frequency halved and quartered, eight equal portions and so on.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:468.14kb
    • 提供者:
  1. eetop.cn_quartus_design

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  2. verilog基本语法 适合入门学习 视频讲解-The basic syntax for entry-learning verilog video to explain
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-25
    • 文件大小:8.24mb
    • 提供者:moke
  1. eetop.cn_quartus_pgm

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  2. verilog基本语法 入门的视频教程 flash的-verilog basic syntax of introductory video tutorials flash
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-24
    • 文件大小:3.85mb
    • 提供者:moke
  1. baker-code-generator

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  2. 巴克码发生器,VHDL语言描述,可以在quartus II上运行,基于altera-baker code generator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:286.62kb
    • 提供者:sddxzq
  1. _50MHz--1Hz

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  2. 分频电路,可将DE2板子上的50MHz分为1Hz输出,绝对可行,附有仿真程序!-Divider circuit can be divided into the DE2 board 1Hz output on 50MHz, absolutely feasible, with a simulation program!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:369.79kb
    • 提供者:wancaihong
  1. jiancedianlu

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  2. 功能是检测出串行输入数据Sin中的4位二进制序列0101(自左至右输入),当检测到该序列时,输出Out=1;没有检测到该序列时,输出Out=0。-Function is to detect the serial input data Sin the 4-bit binary sequence 0101 (from left to right input), when the sequence is detected, the output Out = 1 the sequence is not
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:301.38kb
    • 提供者:wancaihong
  1. 4weiquanjiaqi

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  2. 4位全加器由3个模块构成。首先,通过实例引用基本门级元件xor、and定义底层的半加器模块halfadder,接着实例引用两个半加器模块halfadder和一个基本或门元件or组合成为全加器模块fulladder,最后实例引用4个1位的全加器模块fulladder构成4位全加器的顶层模块-4 full adder by the three modules. First, the basic gate-level component instance references xor, and def
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:393.37kb
    • 提供者:wancaihong
  1. shuzihongdianlu

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  2. 数字钟电路的实现,可以24小时计时,可调整时间!-Digital clock circuit implementation, a 24-hour timer, adjustable time!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:367.33kb
    • 提供者:wancaihong
  1. qicehweideng

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  2. 汽车尾灯控制电路的设计,正常行驶时,6个尾灯全灭,刹车时,尾灯按一定频率闪烁,左转时,左侧灯轮流闪烁,右转时,右侧的灯轮流闪烁。-Control circuit design taillights, normal driving, six taillights Quanmie, brake, tail lights flashing at a certain frequency, turn left, turn left flashing lights, turn right, the righ
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.1kb
    • 提供者:wancaihong
  1. PHA

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  2. Verilog编写的两路信号的相位测量相关内容,可计算两路信号的相位差,及当前频率-Verilog prepared by the two-way signal phase measurements related content, calculate the phase difference between two signals, and the current frequency
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:748byte
    • 提供者:常艺
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