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  1. FPGA-TOOL-chipscope

    0下载:
  2. FPGA的仿真工具chipscope pro的使用方法-FPGA simulation tools to use chipscope pro
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:928.2kb
    • 提供者:liang
  1. mac21

    0下载:
  2. this file is a multiply and accumulate logic built in VHDL platform.-this file is a multiply and accumulate logic built in VHDL platform.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.69kb
    • 提供者:varun konda
  1. fifo—VHDL

    0下载:
  2. good use of fifo first in first out
  3. 所属分类:VHDL编程

  1. x1286

    0下载:
  2. 实现外部ADC采样,并且能证明数据的正确性,这个代码是经过实际的仿真实现的-Implement an external ADC sampling, and can prove the correctness of the data, this code is implemented after the actual simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.49mb
    • 提供者:wangzhiyu
  1. Peak_SNR

    0下载:
  2. it describes how to calculate psnr for colorimage
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:895byte
    • 提供者:vksreedhar
  1. Micro

    0下载:
  2. build micro with verilog/vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:883.44kb
    • 提供者:Hamid
  1. SEG7

    0下载:
  2. 基于xilinx的开发板,利用verilog语言实现扫描数码管,小键盘和计数的功能-Xilinx development board based on the use of digital scanning verilog language, keypad and counting functions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.04mb
    • 提供者:john
  1. ICAD

    0下载:
  2. 基于verilog的A/D采样控制电路设计,包括代码和仿真图像-Verilog based on the A/D sampling control circuit design, including code and simulation images
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:77.44kb
    • 提供者:李阳
  1. DigitClock

    0下载:
  2. 基于FPGA的电子钟设计,有时分秒的按钮调节。重置,清零功能-FPGA-based electronic clock design, sometimes the buttons to adjust the minutes and seconds. Reset, clear function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:584.99kb
    • 提供者:魏如花
  1. relay

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  2. code for relay in mobile jamming
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:11.23kb
    • 提供者:Vikas
  1. adder

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  2. 选择相加器,可以通过拨动开关控制输入1,输入2,输入3的相加顺序。-Choose the summator, can through the toggle switch control input 1, type 2, input the addition order of 3.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-31
    • 文件大小:12.35mb
    • 提供者:henry
  1. nco

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  2. 利用数字振荡器产生一个正弦波。修改参数可以修正弦波频率幅度相位。-Using the digital oscillator generates a sine wave. Modified sine wave frequency parameters can be modified amplitude and phase.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.71mb
    • 提供者:henry
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