资源列表
VHDL
- 先设计序列发生器产生序列：1011010001101010；再设计序列检测器，检测序列发生器产生序列，若检测到信号与预置待测信号相同，则输出“1”，否则输出“0”，并且将检测到的信号的显示出来。-First design sequence generator sequence: 1011010001101010 redesign sequence detector to detect sequence generator sequence, if the same signal is dete
DDS
- 基于FPGA的用VHdl硬件语言实现的直接数字合成(DDS)。-FPGA hardware with VHdl of DDS-based language.
verilog-traffic
- 模拟一个简单的十字路*通灯（各个只有红绿黄灯，没有转弯灯）。交通灯一共有4 个状态，一是倒计时60 秒，同时亮南北方向绿灯、东西方向红灯；二是倒计时5 秒，同时数码管闪烁显示‘0’，同时亮南北方向红灯、东西方向黄灯；三是倒计时30 秒，东西方向亮红灯、南北方向绿灯；四是倒计时5 秒，数码管闪烁显示‘0’，东西方向亮黄、南北方向红灯。四个状态循环就构成了一个简单的交通灯（未了降低难度，我们设计简化交通灯，与真实情况不太一样）。-Simulate a simple intersection tra
automusic
- 基于VHDL语言自动音乐播放器，使用惠灵顿公司的FPGA器件，可以实现两首音乐手动切换，以及音符数码管同步显示-Based on VHDL automatic music player, use Wellington s FPGA devices, you can achieve two music manually switch, and notes synchronized digital display
EPM1270_PWM
- EPM1270_FPGA的PWM波发生程序-the PWM wave generation program of EPM1270_FPGA
mul
- 使用Verilog实现的原码4位数的移位乘法器-Using Verilog to realize the original code 4 bit shift multiplier
cache
- 使用Verilog实现对cache命中判断的模拟-Use Verilog to realize the simulation of the cache hit judgment
cpu
- 单周期CPU，实现了部分简单指令，仿真模拟确认可行-Single-cycle CPU, to achieve some simple instruction, simulation confirm feasible
cpudan
- 单周期CPU，仿真模拟功能全部实现，确实可行-Single-cycle CPU, simulation function fully realized, indeed feasible
UART
- 已经过调试成功的fpga串口模块，verilog编写-Has been successful commissioning of fpga serial module, verilog write
UART_FPGA
- 可以多波特率设置，奇偶校验可以设置，verilog编写，经过调试成功的串口模块-Baud rate settings can be more, parity can be set, verilog written after the successful commissioning of the serial module
S18_UART_IN_HDL
- 带mif文件的，串口模块，verilog编写，经过检验的。-With mif files, serial module, verilog written proven.