CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .21 .22 .23 .24 .25 3426.27 .28 .29 .30 .31 ... 4323 »
  1. modulo-2^n-2^k-1-adder

    0下载:
  2. 用Verilong语言编写的模2^n-2^k-1加法器,该加法器多用于基于余数系统的蒙哥马利模乘运算。 -Implementation of modulo 2^n-2^k-1 adder Using Verilog.This adder can be use for RNS Montgomery Multiplication
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.64mb
    • 提供者:秦川
  1. IODELY

    0下载:
  2. Xilinx IO端口IODELY的使用例程。使用200M作为参考时钟。分别调用两组IODELY完成正向延时和等效逆向延时。-Xilinx IO port IODELY use routines. The use of 200M as a reference clock. Two groups of IODELY positive respectively call completion delay and the equivalent reverse delay.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.63kb
    • 提供者:kirin-Jen
  1. PN15

    0下载:
  2. 伪随机序列的产生,又称为PN码。本文件产生的为PN15,通式为X15+X14+1。-Generation of pseudo random sequences, also known as the PN code. This file is generated for the PN15, the general expression of X15+X14+1.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1018byte
    • 提供者:kirin-Jen
  1. DI-S-AND-V

    0下载:
  2. 这个程序是为了区分SIGNAL和VARIABLE在不同情况下要怎样使用的例程,程序中使用了三种情况来说明问题-This program is designed to differentiate between routine SIGNAL VARIABLE in different situations and how you want to use, the program uses the three cases to illustrate the problem
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:124.55kb
    • 提供者:费时
  1. MOORE_5

    0下载:
  2. 使用了有限状态机来实现一个多进制的计数器,详细解释了状态机的用法-Use a finite state machine to implement more than one binary counter, a detailed explanation of the use of the state machine
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:131.42kb
    • 提供者:费时
  1. LAMP-LED

    0下载:
  2. 使用VHDL语言中的状态机实现了一个多功能的跑马灯,为状态机的学习提供了一个很好的示例-Example using VHDL language state machine implements a versatile marquees for state machine learning provides a good
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:210.93kb
    • 提供者:费时
  1. fulladd

    0下载:
  2. 元件例化方式来实现一个综合系统的快速设计,本例以一个全加器详细解释了元件例化方式的编程思想-To achieve rapid design of an integrated system of component instantiation way, in this case to a full adder detailed explanation of programming ideas component instantiation methods
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:22.75kb
    • 提供者:费时
  1. 13_TLC5615_test

    0下载:
  2. TLV5615的CPLD驱动程序,对时序操作方法作了详细的介绍-CPLD driver TLV5615 and timing methods of operation were described in detail
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:187.64kb
    • 提供者:费时
  1. chengfaqi

    0下载:
  2. 乘法器设计,仿真文件也包含在其中,供学习使用-Multiplier,you can use it
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:176.77kb
    • 提供者:lf
  1. Motor_test

    0下载:
  2. 大象转身需要时间。在张近东的棋局里,零售业的未来并不是纯电商,阿里和京东只代表阶段性的成果。他认为O2O才是未来,提出了“一体两翼”的转型目标,要把苏宁打造成一家互联网零售为主体,线上线下融合发展的巨无霸。为此,苏宁在2014年年初成立了大运营总部,打通了线上和线下的组织壁垒;在物流端,苏宁成立了独立的物流公司,铺设了全新的-NonVolatileConfigurationRegister NonVolatileReg () VolatileEnhancedConfiguration
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.17kb
    • 提供者:my name
  1. 3-8-decode

    0下载:
  2. 开发板自带的一些程序,非常适合初学FPGA的同学,大家可以借鉴一下。-Development board comes with some programs, FPGA is idea for beginner students, we can learn it.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:169.93kb
    • 提供者:天良
  1. digital-clock

    0下载:
  2. FPGA写的多功能数字钟,非常适合初学FPGA的同学,作为参考吧。-FPGA write multifunction digital clock, FPGA is ideal for beginner students, as a reference to it.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:477.25kb
    • 提供者:天良
« 1 2 ... .21 .22 .23 .24 .25 3426.27 .28 .29 .30 .31 ... 4323 »
搜珍网 www.dssz.com