资源列表
uart
- uart-universal aynchronious reciever and transmitter used to connect the pc and fpga to pass the data
vb-uart
- 基于VB的串口通信界面，可以实现电脑与单片机、FPGA等串口通信设备相互通信-serial communications interface
sea
- Scalable Encryption Algorithm
arbiter.rar
- 一个用verilog编写的总线仲裁程序。多个设备共享总线，不同设备的优先级是变化的，保证每个设备都有公平的使用总线的机会。,Verilog prepared a bus with arbitration proceedings. Multiple devices share the bus, the priority of different devices is changing to ensure that each device will have a fair opportunity t
uart
- verilog 语言，uart 测试程序，通过串口能够测试开发板上uart芯片的好坏-uart test module with verilog langunge,it can be used to test the uart ic on your board.
vhdl_rs232
- 使用FPGA透过RS232与PC的作沟通，
vhdl1602
- vhdl和ixiande1602初始化该代码精简！通俗易懂！是初学者的天堂！-vhdl 1602
hh
- 此文件是一个Butterworth IIR滤波器的VHDL程序，此滤波器是10阶的，通带频率在2.5MHz——7.5MHz，采样频率为200MHz。此滤波性能不是很好，仅供参考。-This file is the VHDL program in a Butterworth IIR filter, this filter is 10 bands, the frequency of the passband of 2.5MHz- 7.5MHz sampling frequency is 200MHz
DW_8b10b_enc.v.tar
- amba ahb protocol with test benches
VerilogVHDL
- the difference between Verilog and VHDL
fifo
- FIFO是通过时钟来确定是同步还是异步的，同步FIFO的读写操作是通用一个时钟来控制的。另一方面。两个不同频率或者不同香味的时钟来控制异步FIFO的读写操作。 异步FIFO 跨越时钟域的同步问题-FIFO is determined by the clock is synchronous or asynchronous, synchronous FIFO read and write operations are a common clock control. on the other ha
VGA
- 通过对其编程可输出RGB三基色信号和HS 、VS行场扫描同步信号。当 CPLD接受单片机输出的控制信号后，内部的数据选择器模块根据控制信号选通相应的图像生成模块，输出图像信号，与行场扫描时序信号一起通过15针D型接口电路送入VGA显示器，在VGA显示器上便可以看到对应的彩色图像。-Through its programming output RGB trichromatic signals and synchronization signals HS, VS line field scannin