资源列表
RS232串口通信协议
- RS232串口通信协议，verilog实现，通过FPGA完全调通。,RS232 serial communication protocol, verilog achieved entirely through the FPGA transfer pass.
VHDLLED
- VHDL基于实验开发板的按键处理与LED显示
ADC-FPGA-test
- adc 测试 ， FPGA 工程-adc test, FPGA project
serial_communication
- 串口操作源代码，本代码采用veilog hdl语言编写，并经过本人多次验证。-source code, the code used veilog HDL language, and after I repeatedly verified.
stopwatch---60s
- 60秒stopwatch verilog语言编写 又开始位 有暂停位 有终止位-60s stopwatch verilog
and_or
- veilog 代码 用户可以直接调用，作为底层模块。同时已经编译成功，可以作为基本单元库。-veilog code user can derict use it for the base mode.
fulladder
- 本代码实现了全加器的功能，可供初学者学习-This code implements a full adder functions, for beginners to learn
rs232
- 串行通信实验，设置波特率为9600或19200。在计算机断电的情况下，将实验板的串行接口线接到计算机的RS232接口上，计算机通过RS232接口向实验板发送数据，实验板应该能够正确接收到这些数据，并且将接收到的数据显示到实验板的数码管上；当按下实验板的按键时，将接收到的数据正确地发给计算机。
VHDL
- vhdl交通灯程序，包括波形测试文件和交通灯控制文件。-vhdl traffic light procedures, including wave test file and traffic light control file.
cy7c199_10vc_vhdl_10
- 8位32K的SRAM防真模型，VHDL语言编写-Anti-32K of SRAM 8-bit true model, VHDL language
digi_clock
- 用VERILOG编写的数字电子钟，用数码管进行显示时间-VERILOG prepared with digital electronic clock with a nixie tube display time
oc_i2c_master_top_v92
- I2C IP for Quartus V9.0 sp2, can used in SOPC builder.