资源列表
test2
- 实验要求： （1）画出5位逐级进位和超前进位加法器的电路图，要求在图中表明输入、输出信号、中间信号等全部相关的信号，且信号命名应和图中的标注一一对应； （2）不能使用课本中的FOR循环语句，VHDL的赋值语句应和电路图一一对应； （3）VHDL代码和仿真波形要保存。 （4）关于超前进位加法器，可以参照课本P160设计。 （5） 要求提交设计报告，按照深大实验报告的标准格式，同时需要代码，仿真结果和综合电路图。 -The experimental requirements:
test3
- 请设计一个4位的位移寄存器，要求如下： 1） 异步复位 2） 同步加载 3） 能够完成左移，右移。位移的方式能够支持算术，逻辑，和循环位移。 4） 完成仿真，证明功能正确。 5） 能看到综合结果。 注： 不需要一个bit的输入位，并行加载即可，输出也采用并行输出 -Please design a 4 bit shift register, requirements are as follows: 1) asynchronous reset 2) syn
adder
- 实验要求： （1）画出5位逐级进位和超前进位加法器的电路图，要求在图中表明输入、输出信号、中间信号等全部相关的信号，且信号命名应和图中的标注一一对应； （2）不能使用课本中的FOR循环语句，VHDL的赋值语句应和电路图一一对应； （3）VHDL代码和仿真波形要保存。 （4）关于超前进位加法器，可以参照课本P160设计。 （5） 要求提交设计报告，按照深大实验报告的标准格式，同时需要代码，仿真结果和综合电路图。 -The experimental requirements:
half_adder
- 半加器的VHDL实现，包括Testbench的编写，可供新手参考-Half Adder VHDL Testbench
ic74f539
- ic74f539芯片的VHDL实现，包含Testbench编写，可供新手参考。-ic74f539 VHDL Testbench
ic74hc574
- ic74hc574芯片VHDL功能实现，包括Testbench编写，可供新手参考。-ic74hc574 VHDL Testbench
uart_verilog
- 232串口Verilog语言实现，可供新手参考编写，不太完善，需做补充。-Uart 232 Verilog
proje-vhdl
- ASYMMETRIC LARGE SIZE MULTIPLIERS WITH OPTIMISED FPGA RESOURCE UTILISATION
multiplier
- Area-efficient architectures for double precision multiplier on FPGA, with run-time-reconfigurable dual single precision support
vga
- 一个简单的VGA小应用，实现功能是一个红色小方块，可以在屏幕上沿任意方向移动，如果碰到屏幕边缘，可以反弹回去。-A very easy VGA test case
microzed_tft
- TFT on microzed vhdl source code
zynq-xdma
- zynq xdma source code