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  1. yiweijicunqi

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  2. 使用并置“&”法写出通用移位寄存器的VHDL模型。在时钟控制下将输入数据寄存,在满足输出条件时输出数据。-Use and set & method common shift register to write VHDL models. Under clock control the input data registers, the output data in the output condition is satisfied.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:832.95kb
    • 提供者:陈睿祺
  1. shujujiance

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  2. 单进程Mealy型数据监测。实现100101的数据监测,可实现多次组合监测,更改移植方便简单。-Mealy-type single-process data monitoring. Achieve 100,101 data monitoring, enabling multiple portfolio monitoring, change transplantation convenient and simple.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:474.32kb
    • 提供者:陈睿祺
  1. DD

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  2. This file is the VHDL code for controlling the stepping motor. The clock driving the stepping motor driver module. through signal it can control the direction of the stepping motor.-This file is the VHDL code for controlling the stepping motor. The c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:291.59kb
    • 提供者:parksehun
  1. counter

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  2. 实在在开发板上显示的摸60计数器,时钟分频为1s,能在数码管上显示-Development board really feel 60 counter display, the clock frequency of 1s, can be displayed on the digital tube
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.02mb
    • 提供者:李佳旭
  1. clk-divide5

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  2. 实现5分频计数的veriog电路,简单易懂,欢迎大家下载学习-Achieve 5 divider count veriog circuit, easy to understand, welcome to download the study
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:607byte
    • 提供者:李佳旭
  1. clk-10divide

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  2. 基于verilog编写的十分频时钟,简单易懂,欢迎大家下载和学习-Based on the frequency counter verilog prepared very easy to understand, are welcome to download and learn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:565byte
    • 提供者:李佳旭
  1. Timer_design_XUP

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  2. verilog写的秒计数器,计数结果显示在四个七段四个数码管上,两个作为秒位,两个作为分钟位。-A seconds counter described by verilog, counting results are displayed on the four seven four digital tube, two as second bit, two as a minute bit.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.1mb
    • 提供者:queen
  1. snake_VHDL

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  2. 基于vhdl编写的贪吃蛇游戏,课程设计必备-Based on the VHDL language of the snake game, curriculum design essential
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:410.77kb
    • 提供者:孙佳贝
  1. keyboard_scan_XUP

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  2. 数字密码锁,数字密码由4*3键盘输入,密码输入正确时,lcd屏上显示正确的密码,并显示OK;密码输入错误时,lcd屏上显示ERROR。-Digital lock, numeric password is scanned the 4* 3 keypad, when you enter the correct password, lcd screen displays the correct password and OK when you enter the wrong password, t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.44mb
    • 提供者:queen
  1. ball_vhdl

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  2. 基于vhdl编写的两个弹球游戏合集,可实现弹球的弹性碰撞-Two pinball game collection based on VHDL written
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.68mb
    • 提供者:孙佳贝
  1. Slides-of-VHDL

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  2. VHDL课件,包括Xilinx软件的入门使用,VHDL基本语法,状态机以及其他。-VHDL courseware, including entry using Xilinx software, VHDL basic grammar, state machines, and others.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.01mb
    • 提供者:zhaoyue
  1. scope_new

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  2. 本实验,为 ZX-2 开发板的综合实验,该实验利用 ZX-2 开发板上的 ADC、独 立按键、 UART 等外设, 搭建了一个具备丰富功能的数据采集卡, ZX-2 开发板负 责进行数据的采集并将数据通过串口发送到 PC 机上, PC 端,利用强大的串口调 试工具——串口猎人,来实现数据的接收分析,并将数据分别以波形、码表、柱 状图的形式动态显示出来,以让使用者能够直观的看到 ADC 采集到的信号细节。 同时,用户也可以使用串口猎人通过串口给下位机( FPGA) 发送指令,下位
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-16
    • 文件大小:23.27mb
    • 提供者:啧啧啧
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