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  1. herisong

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  2. untuk fuzzy logic program
  3. 所属分类:VHDL-FPGA-Verilog

  1. RGB2YUV

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  2. 用verilog语言将RGB颜色空间转换为YUV颜色空间,可以使用的,大家可以试试,初学者可以帮助理解-Convert RGB to YUV with verilog language, can use, you can have a try, can help beginners to understand
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:756byte
    • 提供者:余康为
  1. RGB2YUV_TB

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  2. 将RGB颜色空间转换为YUV颜色空间的testbench,用verilog写得,可以测试看看。-Convert RGB color space to YUV color space testbench, written in verilog, can test and see.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:939byte
    • 提供者:余康为
  1. qwe

    0下载:
  2. 基于quartus II verilog语言编程,实现有源蜂鸣器播放两只老虎 -Based on quartus ii verilog language programming, the realization of active buzzer playing two tigers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.06kb
    • 提供者:李修同
  1. Piplined_RCA

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  2. Pipelined Ripple Carry Adder verilog source file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.79kb
    • 提供者:kdg
  1. cla

    0下载:
  2. Carry Lookahead verilog source file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:738byte
    • 提供者:kdg
  1. abs_mode

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  2. abs_mode 2-complement souce and testbench code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:933.3kb
    • 提供者:kdg
  1. USB_Blaster

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  2. FPGA下载工具的原理图,可以自己做,了解真正的下载-FPGA download development
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:139.26kb
    • 提供者:梁海松
  1. FPGA-ps2-lcd1602

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  2. 基于FPGA的ps2解码lcd1602显示-PS2 decoding LCD1602 display based on FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:139.05kb
    • 提供者:中华
  1. div_n

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  2. 可以实现任意奇偶分频,简单实用二合一。直接调用-Can achieve arbitrary parity frequency, simple and practical in. Direct call
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-27
    • 文件大小:9.53mb
    • 提供者:中华
  1. led_water

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  2. FPGA 简单的LED流水灯 各种花样 适合新手学习 研究-FPGA simple LED flow light all kinds of tricks for beginners to learn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.89mb
    • 提供者:中华
  1. compare_8

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  2. Verilog HDL机器语言中八位比较器的实现,两个八位输入,一个一位的输出。-Eight machine language Verilog HDL source code comparison, two eight-bit input and output a bit.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:30.74kb
    • 提供者:李建文
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