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  1. sp6ex16

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  2. 该文件是一个基于xilinx spartan 6芯片实现了uart通信的源码程序-The document is based on xilinx spartan 6 chip implements the source program uart communication
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.69mb
    • 提供者:liu
  1. sp6ex18

    0下载:
  2. 基于Verilog HDL的对片内RAM进行连续读写测试实例-Based on the on-chip RAM for continuous reading and writing test cases for Verilog HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-18
    • 文件大小:4.85mb
    • 提供者:liu
  1. LED_PATTERN

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  2. I HAVE NOW UPLOADED A DESIGN IMPLEMENTING DIFFERENT LED PATTERN ON FPGA BASED BOARD.IN THIS CODE BOTH SEVEN SEGMENT AND LED DISPLAY USED AT THE SAME TIME-I HAVE NOW UPLOADED A DESIGN IMPLEMENTING DIFFERENT LED PATTERN ON FPGA BASED BOARD.IN THIS CODE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:455.3kb
    • 提供者:ANMOL GUPTA
  1. OOK_TEST

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  2. 此代码实现了2ASK的调制解调,其中有九位伪随机信号作为信号源,调制时钟可调。-The code is for 2ASK modulation and demodulation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.82mb
    • 提供者:luo
  1. LCDcontrol

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  2. verilog code for t6963 240128 lcd
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.22mb
    • 提供者:孙虎
  1. LCDTEXT

    0下载:
  2. another verilog code for t6963 lcd
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.44mb
    • 提供者:孙虎
  1. project_2

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  2. 实现了基于FPGA的FFT变换,从最基本的32位2进制浮点数加减乘运算模块开始,组装出FFT模块。同时仿真文件中有32位浮点数转换为实数的仿真模块便于调试-Realized FPGA-based FFT transform, starting with the most basic 32-bit binary floating-point addition and subtraction multiplication module, a FFT module assembly. At the s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:2.99mb
    • 提供者:韦壮焜
  1. Papilio

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  2. demonstrate the sdram usuage
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:31.94kb
    • 提供者:jamesri
  1. and_gate

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  2. verilog code for and gate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.6kb
    • 提供者:Nilendu Ghosal
  1. dec

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  2. verilog code for decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.42kb
    • 提供者:Nilendu Ghosal
  1. full_add

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  2. full adder in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.23kb
    • 提供者:Nilendu Ghosal
  1. half_add

    0下载:
  2. half adder in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.74kb
    • 提供者:Nilendu Ghosal
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