资源列表
linear
- 线性分组码编码电路和译码电路实现程序，仿真测试文件-Controls, coding, simulation test file linear block code
Lab_Code_Solution
- A Basic SoC Platform
simple-uart
- 书写的简单串口通信，可用于FPGA,与电脑连接，测试可用。-a simple uart communication，it can be used in FPGA，it can communicate PC to the FPGA by this code.
MUL
- 4位乘法器用来监测心跳到，与计数器搭配使用-this is 4 multiply to get heart beats
DW_apb_timer
- verilog实现计时器timer，可直接用于芯片开发中。-verilog achieve timer, it can be directly used for chip development.
DTCNT9999
- 9999计数器，源代码用VHDL进行书写，设计中有计数模块，动态扫描模块，动态显示模块。书写规范，易于理解。-9999 counters, source code written in VHDL are, in the design of counting module, dynamic scanning module, dynamic display module.
fm0_encode
- fm 0 encode source code by using verilog
img_label
- image lable by using vhdl for fpga
1-SDRAM
- 串行接口是最简单的一种通信方式，串口通信有两种方式，一种是同步串行，如SPI接口；另一种则是异步串行，即我们所说的UART。这个项目向大家展示了如何使用FPGA来模拟UART收发器。-uart fpga verilog
FPGA-SPI-STM32
- FPGA SPI Verilog 通讯 实现FPGA和STM32单片机通讯- FPGA SPI Verilog
FPGA_SDRAM
- UART作为RS232协议的控制接口得到了广泛的应用，将UART的功能集成在FPGA芯片中，可使整个系统更为灵活、紧凑，减小整个电路的体积，提高系统的可靠性和稳定性。提出了一种基于FPGA的UART的实现方法，具体描述了发送、接收等模块的设计，恰当使用了有限状态机，实现了FPGA片上UART的设计，给出了仿真结果。-fpga verilog uart sram
mdc
- 实现对MDIO通信接口的MDC主机时钟进行整形，输出占空比50 的时钟方波-MDIO communication interface to achieve the MDC host clock shaping, the output duty cycle of 50 of the clock Fang Bo