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  1. drv_dm900

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  2. 这是去年我编写的基于xilinx FPGA的MAC IP 核开发的驱动DM9000的源代码。基于Verilog 语言。-This is the last year I wrote based on xilinx FPGA the MAC IP core developed DM9000 driver source code. Based Verilog language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7.4kb
    • 提供者:wtn
  1. pwm-generators

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  2. 此程序的功能是基于xilinx公司ISE平台实现pwm发生器。-Function of this program is to achieve pwm generator based company ISE xilinx platform.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:6.35mb
    • 提供者:Y
  1. cpu2

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  2. 实现简单的CPU系统,包括ALU,MAR,MBR,PC,IR,CU,BR等模块,可以实现简单的指令,如加减乘,逻辑/循环移位,与或非等-Achieve a simple CPU system, including the ALU, MAR, MBR, PC, IR, CU, BR and other modules, you can achieve a simple instruction, such as addition and subtraction multiplication, log
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.72mb
    • 提供者:刘毅
  1. CPU

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  2. 不同方法实现的CPU系统。同样支持加减乘,逻辑/算术移位,与或非等建议指令。-Different methods to achieve CPU system. Also supports, subtraction, multiplication, logic/arithmetic shift, and the like or recommend instruction.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.46mb
    • 提供者:刘毅
  1. Trouble-Free-Switching-Between-Clocks

    0下载:
  2. Asynchronously selecting between two clock sources can easily produce glitches that cause unreliable system behavior. The circuit diagrammed here avoids these problems.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:181.58kb
    • 提供者:kiam
  1. Demultiplexing-200-MHz-Data-Streams

    0下载:
  2. Modern serial data protocols (e.g., FireWire, SONET, ATM, T4) sometimes require clocks that are faster than maximum FPGA global clock speeds. To solve this problem, the incoming clock (200 MHz in the example below) can be used to demultiple
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:57.14kb
    • 提供者:kiam
  1. project_1

    0下载:
  2. 单车测速仪,利用霍尔效应原件测出一定时间内车轮转过的周数,从而计算得到速度。并在数码管上显示-Bicycle speedometer, the original use of the Hall effect to measure the number of weeks the wheels turn within a certain time, so that the calculated speed. And displayed on digital
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:4.91mb
    • 提供者:李平
  1. multiselectors-and-comparators

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  2. 本压缩包包括四选一多路选择器、1位二进制比较器、2选1多路选择器、4位等值比较器、D触发器和奇偶校验电路-1 in 4 multiselector,D trigger,1 in 2 selector, 4 bit comparator, parity checking, 1bit comparator.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.68kb
    • 提供者:谢谢
  1. finite-state-machine

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  2. 有限状态机,程序基本框架,需用户自行添加状态转换条件等-finite state machine
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:711byte
    • 提供者:谢谢
  1. asynchronous-counter

    0下载:
  2. 4个触发器构成的异步计数器,采用VHDL语言描述-asynchronous counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:630byte
    • 提供者:谢谢
  1. digital-clock

    0下载:
  2. 数字时钟程序,实现年月日时分秒的计时,用于Altera 内置处理器-digital clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.02kb
    • 提供者:谢谢
  1. 8b10b_encdec_latest.tar

    0下载:
  2. this a vhdl code to simulate 8b/10b encoder and decoder with a test bench-this is a vhdl code to simulate 8b/10b encoder and decoder with a test bench
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:131.75kb
    • 提供者:zaki-sammani
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