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  1. iic_com

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  2. Verilog写的I2C通信程序,亲自测过可用-I2c source code based on Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.68kb
    • 提供者:zhaodong
  1. module-car

    0下载:
  2. this program describes the state machine function by verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:10.66kb
    • 提供者:Sureetha
  1. ARM-LED

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  2. this code gives the function of ARM processor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:10.2kb
    • 提供者:Sureetha
  1. ARM7SEG

    0下载:
  2. this code gives the ARM processor function in 7segment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:10.26kb
    • 提供者:Sureetha
  1. Proteus-lcd

    0下载:
  2. This gives the function of proteus
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:10.75kb
    • 提供者:Sureetha
  1. State-Machine

    0下载:
  2. This gives the function of state machine
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:10.5kb
    • 提供者:Sureetha
  1. scsa

    0下载:
  2. Speculative variable latency adders have attracted strong interest thanks to their capability to reduce average delay compared to traditional architectures. This proposes a novel variable latency speculative adder based on Han-Carlson parallel- prefi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.63kb
    • 提供者:preethi/charu
  1. Han-carlson.ppt

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  2. Abstract—Variable latency adders have been recently proposed in literature. A variable latency adder employs speculation: the exact arithmetic function is replaced with an approximated one that is faster and gives the correct result most of the time,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:41.78kb
    • 提供者:preethi/charu
  1. mux

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  2. This file is about mux in ISE by VHDL language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:9.44kb
    • 提供者:najme
  1. shizhong

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  2. VHDL设计带报警的59分钟定时器,系统以秒速度递增至59分钟后,启动报警1秒钟,置位后又以秒速度递减至零并报警1秒钟。-VHDL design with alarm 59 minutes timer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:14.42kb
    • 提供者:王一
  1. ALU-Design

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  2. 8 bit alu design features: optimized design inclusive of multiplier
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1019kb
    • 提供者:Ashutosh
  1. float_point_divide.tar

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  2. this project divide two floating point number.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:182.27kb
    • 提供者:ali
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