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  1. display

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  2. 摘要本实验室的理解和实现一个简单的由内而外的光栅视频显示。由于填写此实验室,你就应该欣赏一下一个光栅视频显示工作。你的设计将显示一个50x40网格上的文字8x8标准光栅显示和接受输入改变用户控制下面显示的人物。-The objective of this lab is to understand and implement a simple character-based raster video display. As a result of completing this lab, you
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.47mb
    • 提供者:liu
  1. Arbitrary-points-frequency

    0下载:
  2. 任意分频用verilog实现,偶数分频,奇数分频-Arbitrary points frequency
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:25.77kb
    • 提供者:liu
  1. PS2-keyboard-controller-design

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  2. PS2 keyboard controller design PS2 键盘控制设计-PS2 keyboard controller design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:851.3kb
    • 提供者:liu
  1. Simple-computer-design

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  2. Simple computer design and implementation 简单计算器的设计与实现-Simple computer design and implementation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:155.34kb
    • 提供者:liu
  1. sdram_sv

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  2. sdram在quartus下的VerilogHDL描述,准确的是SystemVerilog,已调试成功,不过还没利用突发传输功能,内含modulesim的仿真文件。-sdram VerilogHDL under the quartus descr iption is accurate SystemVerilog, has been commissioning successful, but not using burst transmission, the simulation file con
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-18
    • 文件大小:4.72mb
    • 提供者:Anthony
  1. FPGA-VHDL-dengjingduc

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  2. 本文介绍了基于VHDL语言的十进制等精度频率计的设计,采用VHDL 语言,运用自顶向下的设计思想,将系统按功能逐层分割的层次化设计方法,使用Quartus8.0开发环境,实现了频率计的设计。 -This article describes the decimal-based VHDL, and other precision frequency meter design, using VHDL language, the use of top-down design, the system
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:274.12kb
    • 提供者:筱诺
  1. source

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  2. 复制比特尾流-Copy-bit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.86kb
    • 提供者:李拉
  1. Circuit-modeling-mux

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  2. 电路建模--简单和复杂的Mux建模思想 信号,表达式等-Circuit modeling- simple and complex signals Mux modeling thought, expression, etc.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:27.67kb
    • 提供者:李拉
  1. Shannon-expansion-of-Boolean-logic

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  2. 香农扩展即布尔逻辑扩展,是卡诺逻辑化简的反向运算。香农扩展相当于逻辑复制,提高频率;而卡诺逻辑化简相当于资源共享,节约面积-Shannon expansion of Boolean logic or extension, is simply the reverse Carnot logical operations. Shannon expansion is equivalent to the logical replication, increased frequency and simpl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:40.68kb
    • 提供者:李拉
  1. clock-synchronized-registers

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  2. 一般来说,CPU的读写时钟会引入到PLD中,笔者利用CPU的读写时钟实现同步读写寄存器,提高设计的可靠性。因此这种建模方式是推荐的CPU读写PLD寄存器建模方式-In general, CPU clock will read and write the introduction to the PLD, the author uses the CPU to read and write clock synchronized read and write registers, improve des
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:88.23kb
    • 提供者:李拉
  1. delay

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  2. 1. Blocking_LHS_Delay:阻塞赋值左式延时。 2. Blocking_RHS_Delay:阻塞赋值右式延时。 3. NonBlocking_LHS_Delay:非阻塞赋值左式延时。 4. NonBlocking_RHS_Delay:非阻塞赋值右式延时。 -1. Blocking_LHS_Delay: blocking assignment left-style delay. 2. Blocking_RHS_Delay: blocking assignment t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:7.29kb
    • 提供者:李拉
  1. Testbench

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  2. 掌握多顶层结构化Testbench的方法-Testbench to know more structured way to the top
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:151.04kb
    • 提供者:李拉
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