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  1. LED_light_A

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  2. LCD流水灯的简单程序,可以帮助初学者熟悉fpga的开发流程,功能是fpga开发板上led灯逐个闪烁-LCD light water simple program that can help beginners familiar with the fpga development process, the function is fpga development board led light flashing one by one
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:383.9kb
    • 提供者:张强
  1. 2000JUN23_PL_MEM_CT_AN511

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  2. 可综合的,最高时钟为143MHz的ZBT SRAM接口控制器设计文档。-Can be integrated, the maximum clock of 143MHz ZBT SRAM interface controller design documents.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:48.03kb
    • 提供者:happy
  1. LED_PortB

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  2. Led for port B Pic16f8-Led for port B Pic16f877
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:11.71kb
    • 提供者:Ngoc Anh
  1. verilog_trafficlight

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  2. 用Verilog语言实现交通灯功能,可以参考一下-Traffic lights with the Verilog language features, you can refer to
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:496.13kb
    • 提供者:纪雪莲
  1. cpld

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  2. CPLD 语言VHDL,实现对电机位置信号检测和输出驱动-CPLD language VHDL, to realize the motor position signal detection and output drive
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.66kb
    • 提供者:杭舟
  1. LAB5new

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  2. This a lab of processor-This is a lab of processor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:645.92kb
    • 提供者:Muhammad Ali
  1. WajidMunir258

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  2. This a lab of processor-This is a lab of processor
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1017.51kb
    • 提供者:Muhammad Ali
  1. 5

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  2. 基于SYSTEMVIEW的HDB3码编码器实验设计,看看吧-Based on the HDB3 Encoder SYSTEMVIEW experimental design and see for yourself
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:206.32kb
    • 提供者:张证验
  1. LEON2_Nocache

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:458.25kb
    • 提供者:hamed
  1. VHDLguoliangjiance

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  2. 过零检测,输出部分有整数部分和偏移部分组成-Zero-crossing detection, the output part of the integer part and offset a part
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:672.57kb
    • 提供者:liutao
  1. ModelSim2

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  2. 利用Modelsim工具进行逻辑分析的教程,这是第二部分-Logic analysis tools using Modelsim tutorial, this is the second part of the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:189.83kb
    • 提供者:liutao
  1. CLK_DIV

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  2. 用来产生一个电路的基准的时钟信号,并可以以此为基准产生其他与此时钟信号成倍数时钟信号-Used to generate a reference clock signal circuit and can produce this as a reference clock signal into the other and the clock multiplier
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:773byte
    • 提供者:da
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