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  1. 7_SEGMENTLED

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  2. 在DE2开发板上,通过在Altera QuartusII软件中编写.v代码,驱动DE2开发板上的7段数码管。-DE2,verilog,altera quartusII,7segmentled
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:433.8kb
    • 提供者:
  1. cu

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  2. 基于quartus的CPU设计中核心部件,控制存储器的架构-Quartus CPU design based on the core components, control memory architecture
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:433.86kb
    • 提供者:liu
  1. alteralvds.rar

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  2. 基于altera系列芯片lvds接口的fpga设计 verilog源码,Series altera-based chip interface lvds source fpga design verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-08-13
    • 文件大小:433.88kb
    • 提供者:liulei
  1. 1.KeyNoEINT

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  2. stm 32 key 键盘搜索 键盘应用单片机开发-stm 32 key
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:434.07kb
    • 提供者:陈川瑞
  1. duquanjianxinhao

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  2. 通过开发板上的8 个按键控制发光二极管led1~led8 显示。通过这个实验,进 一步掌握case 语句的编程方法及FPGA I/O 口的输出控制。-Eight button control panel through the development of light-emitting diode led1 ~ led8. Through this experiment, and further understand the case statement programming and FP
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-10-31
    • 文件大小:434.11kb
    • 提供者:王恒
  1. multip

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  2. Circuito multiplicador de dos numeros binarios de 4 bits cada uno
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:434.25kb
    • 提供者:alfred
  1. counter_8050

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  2. 本实验的功能为:10进制从80-50的计数器,2次/秒,这里的clk为50MHZ,一秒一次需要外加分频功能-The function of this experiment as follows: 10 binary counters from 80-50, 2 times/sec, where clk is 50MHZ, second function of a need for external divider
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:434.25kb
    • 提供者:谢维磊
  1. state-machine-diagram

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  2. 第6章 状态机图及其应用 Chapter 6 of the state machine diagram and its application-Chapter 6, the state machine diagram and its application of Chapter 6 of the state machine diagram and its application
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:434.26kb
    • 提供者:王勋志
  1. EP2C5_SCH.rar

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  2. EP2C5 FPGA 原理图 希望对大家有所帮助,开发板我试过了,管用,EP2C5 FPGA schematic you would like to help, I tried a development board, effective
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:434.3kb
    • 提供者:qibinchuan
  1. apbi2c_latest.tar

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  2. APB总线协议转I2C总线协议的接口IP,verilog代码实现,包含详细testbench-APB bus interface to I2C bus interface IP,verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:434.43kb
    • 提供者:lv
  1. yinyuefashengqi

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  2. 用VHDL语言编辑的音乐发生器,可以实现多首音乐的播放。并保存暂停断点。用quartus 打开-Music by VHDL language editor generator, can play more songs. And save the suspended breakpoint. Open with quartus
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:434.53kb
    • 提供者:张鑫
  1. DDS

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  2. DDS技术在正弦信号发生器中的应用DDS technology in the application of sinusoidal signal generator-DDS technology in the application of sinusoidal signal generator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:434.66kb
    • 提供者:pass
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