资源列表
bahe_matlab
- 本资源包括用VHDL实现拔河比赛的模拟的源文件，以及各种仿真波形及结果-The resources include tug of war with the VHDL simulation to achieve the source file, and a variety of simulated waveforms and results
FP1
- verilog實現FPGA串流加密雛形 持續研究中 鏈波器 LFSP-verilog FPGA stream encryption to achieve sustained research prototype chain Filter LFSP
ise_test
- 基于spartan3e的xilinx FPGA的一种基本输入输出应用。-A simple application of I/O based on spartan3e of xilinx FPGA.
dcm_40
- 基于ISE 的DCM IP 核的一个应用，输入100M，输出40M-One application of DCM IP core in ISE.
fdivision
- 基于verilog的分频器,以及相应的test bench-A frequency divider based on verilog
qiangdaqi-EDA
- 智能抢答器的EDA实现： 1． 四人参赛每人一个按钮，主持人一个，按下就开始； 2． 每人一个发光二极管，抢中者灯亮； 3． 有人抢答时，喇叭响两秒； 4． 抢答时限10秒，从有人抢答开始记时，10秒内不回答问题时喇叭发出两秒声响 -Smart Responder of EDA to achieve: 1. Four entries per person of a button, a moderator, click on Start 2. Each a light-emi
compare
- 基于ISE的FPGA应用，用来比较两个输入的大小，并对应输出两个值。-A application of comparing two inputs based on ISE.
sort4
- 基于ISE的FPGA应用，用来实现4输入的冒泡排序。-A application of bubble sort based on ISE.
verilog135
- 一百三十五个Verilog hdl 实例教程，经典实例！~-about one hundred and thirty five verilog hdl examples to share with you !enjoy!
pulse
- 实现功能简述:verilog写的 本模块主要功能是产生一个确定时钟周期长度（最长为256个时钟周期）的脉冲信号，可以自己设定脉冲长度，输出的脉冲信号与时钟上升沿同步 脉冲宽度 = pulsewide + 1 时钟周期 输入一个启动信号后，可以产生一个固定时钟周期长度的脉冲信号，与启动信号的长短无关！脉冲宽度可调！-Functional Descr iption of the module to achieve the main function is to produce a
Verilog_traffic_control
- verilog,交通灯控制器,包括左/右拐，红、黄、绿灯。-verilog, traffic light controllers, including the left/right, red, yellow, green.
interleaver_Matlab_Verilog
- Matlb和verilog编的两个文件。是关于OFDM通信中的交织。-Matlb and verilog OFDM communication interleave