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  1. fsk_modem_design

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  2. fsk调制解调器,仿真并FPGA下载测试正确,供大家交流!-fsk modem, simulation and FPGA download the test correctly for all to share!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:6.14kb
    • 提供者:wangsy1201
  1. VerilogHDLcxsjjc

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  2. VerilogHDLcxsj-VerilogHDLcxsj
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-28
    • 文件大小:10.36mb
    • 提供者:Elvin
  1. Proyekton

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  2. alarm clock div clk full adder and half adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.26mb
    • 提供者:tolik
  1. verilog

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  2. This book provides a comprehensive introduction to the modern study of computer algorithms. It presents many algorithms and covers them in cons iderable depth, yet makes their design and analysis access ible to all levels of readers. We have trie
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:112.27kb
    • 提供者:krish
  1. fulladder

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  2. Simple four bit full adder using concatenation in VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.04mb
    • 提供者:Aaqib
  1. DE2_LCM_CCD_inverse

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  2. DE2版自带的CCD驱动,将图像存储于SDRAM中-DE2 version comes with the CCD driver in the image stored in SDRAM
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-15
    • 文件大小:3.67mb
    • 提供者:李博霖
  1. fsm

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  2. Sequence detector "1100101101" using FSM(Finite State Machine) in VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:392.4kb
    • 提供者:Aaqib
  1. 8bitmultiplexer

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  2. Simple eight bit multiplexer using VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:950.78kb
    • 提供者:Aaqib
  1. timer1

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  2. 3 digit 7-segment display timer using VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:570.99kb
    • 提供者:Aaqib
  1. 4bitcomp

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  2. 4 bit comparator using VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:944.05kb
    • 提供者:Aaqib
  1. AD7705

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  2. Verilog AD7705代码 对AD7705实时进行控制-Verilog AD7705 AD7705 real-time control code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:713.53kb
    • 提供者:yu
  1. ALU

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  2. 实现加减乘除与或非和大小比较功能的ALU模块-Math and the non-realization of more functions and size of the module ALU
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:681byte
    • 提供者:唐文博
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