资源列表
seqdet
- 串行序列检测器，以得到modelsim仿真波形，用verilog编写。-Serial sequence detector to get modelsim simulation waveform, prepared with verilog.
add
- 一个加法器，用VHDL写的程序，七位加法器，在V5的芯片上试过了-one adder
cpld_2440_c
- 用ispLEVER Starter软件开发的工程，逻辑用VHDL语言编写，源文件为ARMSYS2440CPLD.VHD 用于ARM2440控制CPLD-ARM2440_CPLD
dual
- This module defines a Synchronous Dual Port Random Access Memory.
XilinxOneWireInterface
- Xilinx公司的1 wire接口HDL源代码，可以用来读取1 wire的rom。-Xilinx Inc. 1 wire interface to HDL source code, can be used to read the 1 wire in the rom.
VHDL
- 包含有44例具体详细的VHDL实验说明及程序。-Contains a detailed 44 cases of specific experimental instructions and procedures VHDL.
ExamplesofVHDLDescriptions
- 含有大量EDA实验，全文为英语书写，例子采用VHDL语言。-EDA with a large number of experiments, the full text is written in English, examples using VHDL language.
experiment
- 4位十进制频率计设计，程序详细，可以直接应用-4 decimal frequency meter design, program details, can be applied directly
QPSK
- 基于FPGA的QPSK调制解调电路设计与实现 -QPSK
SignalTap_IIFPGA
- 在使用vhdl编程中，用signaltap进行逻辑仿真，fpga，有用-Using vhdl programming, with signaltap logical simulation, fpga, helpful
display_with_dia
- 本实验仪提供了6 位8段码LED显示电路，学生只要按地址输出相应数据，就可以实现对显示器的控制。显示共有6位，用动态方式显示。8位段码、6位位码是由两片74LS374输出。位码经MC1413或ULN2003倒相驱动后，选择相应显示位。 本实验仪中 8位段码输出地址为0X004H，位码输出地址为0X002H。此处X是由KEY/LED CS 决定，参见地址译码。 做键盘和LED实验时，需将KEY/LED CS 接到相应的地址译码上。以便用相应的地址来访问。例如，将KEY/LED CS接到CS
led_control
- 本实验箱采用的液晶显示屏内置的控制器为SED1520，点阵为122×32，需要两片SED1520组成，由E1，E2分别选通，以控制显示屏的左右两半屏。图形液晶显示模块有两种连接方式，一种为直接访问方式，一种为间接访问方式。本实验采用直接控制方式。 直接控制方式就是将液晶显示模块的接口作为存储器或I/O设备直接挂在计算机总线上。计算机通过地址译码器控制E1和E2的选通；读/写操作信号R/W有地址线A1 控制，命令/数据寄存器选择信号由地址线A0控制。 -The experimenta