资源列表
VGAPWM
- FPGA PWM control and VGA display use VHDL language with simulation.
vhdl_hdb3
- a VHDL source code on HDB3 encoder realaized in FPGA/CPLD
S9_keyboard
- 基于verilog语言的按键扫描和数码管显示-press scan and LED display
S7_PS2_RS232
- 基于verilog语言PS2接口和RS232接口的实现-PS2 based on verilog language interface and RS232 interface implementation
VGA
- 1。源文件保存在src目录，QII的工程文件保存在Proj目录； 2。程序实现的功能是在VGA显示器上显示彩色条纹，共8种颜色， 可以使用嵌入式逻辑分析仪观测信号； 3。modelsim仿真文件在proj--simulation--modelsim中 4。具体设计参考代码。-1. The source file in src directory, QII project file saved in Proj directory 2. Program implementatio
moto
- 步进电机Verilog语言控制程序，控制信号为dir,pul,ena,-Verilog language stepper motor control program, the control signals dir, pul, ena,
dds-sin-generator
- 正铉波发生器 dds 一共有8个vhdl文件组成。其中dds为头文件-dds
fsk_model
- 利用VHDL实现FSk调制，其中包括8个Vhdl文件。FSK为顶层文件-The use of VHDL implementation FSk modulation, including eight Vhdl file. FSK for the top-level files
startwatch1
- 利用VHDL硬件描述语言实现 一个秒表设计，其中有5个VHDL文件。startwatch为顶层文件-The use of VHDL hardware descr iption language designed to achieve a stopwatch, of which five VHDL files. startwatch for the top-level files
div_freq
- 一个数字频率计。利用VHDL实现。有3个VHDL文件组成。其中div_fre为顶层文件-A digital frequency meter. Use of VHDL implementation. There are three VHDL files. One of the top-level document div_fre
generator_2
- 一种新的正铉波发生器的实现源码。利用VHDL语言实现。有6个VHDL文件组成。其中generator 为顶层文件-A new realization of wave generator is Hyun source. Using VHDL language. There are six VHDL files. One generator for the top-level files
PS2
- ps2,我这个是一个ps2的调试程序，验证有用，OK-ps2