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rotate_led_src
- 利用旋转开关控制8个LED循环点亮方向，包括旋转开关（消抖，辨别方向）和 LED循环点亮模块。使用emacs+iverilog开发，内附gtkwave仿真截屏。-The use of rotary switch control 8 LED cycle light directions, including the rotary switch (Consumer shake, a sense of direction) and the LED light module recycling. Use
clk_div16
- 一个用VHDL语言编写的1/16分频器，后续还有计数器、数据选择器、七段数码显示程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -Written in VHDL
MUX2
- Written in VHDL language using a 1 / 16 divider, follow-up there is the counter, data selector, seven-segment digital display procedures, the software platform is Quartus II 7.2, the final adoption of these small modules can be combined to produce a
display
- 一个用VHDL语言编写的七段数码管显示程序，后续还有分频器、数据选择器、计数器程序等软件平台是Quartus II 7.2 ，最后通过这些小的模块可以组合起来制作出一个时钟或者其它的任意进制计数器，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -Written in VHDL
shizhong
- 一个用VHDL语言编写的时钟程序，软件平台是Quartus II 7.2 ，它是由前面上传的小模块组合起来制作的，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -A clock with the VHDL language program, the software platf
Veriloglicheng
- 这是verilog的一些实例，很简单，多多交流啊-This is a verilog some examples, very simple, more exchanges ah
EP1K30TC144-3
- EP1K30TC144-3 PDF。 1k30的FPGA芯片说明文档，我用过1K30一段时间-EP1K30TC144-3 PDF. 1k30 FPGA-chip documentation, I spent some time on 1K30
FFT_matlab_hdl_code
- FFT 的MATLAB仿真，和Verilog硬件实现-FFT : MATLAB and Verilog simulation
dds
- 基于FPGA的直接数字频率合成器（DDS）的设计-FPGA-based direct digital frequency synthesizer (DDS) design of
UART
- 基于NIOS2的串口初始化设计程序，在应用中只要加上这个初始化就可完成所有的初始化任务-Based on the serial port initialization NIOS2 design process, in applications, coupled with this initialization can be completed as long as all of the initialization task
i2c
- 基于FPGA的IIC控制程序，采用状态机来描述，解决了总线冲突问题。-FPGA-based IIC control procedures, using state machines to describe and solve the bus conflicts.
verilogsourcecode
- 提供了verlog完整工程文件、设计源文件和说明文件-Provides a verlog complete project file, design source files and documentation