资源列表
ISE-user-guide
- ISE使用指导,对Xilinx ISE初学者在一定的帮助.-It s a guider of Xilinx ISE,and it s very helpful for someone who just begin to learn Xilinx ISE.
multiratefilterdesign
- 自己编写多速率滤波器设计，采用VHDL语言，通过FPGA实现-I have written multi-rate filter design using VHDL language, through the FPGA to achieve
alu
- 加法器FPGA 实现，精简，快速，高效，有仿真文件-adder base on FPGA ，verilog HDL
sms4
- 这是sms4算法的硬件语言实现，所用的是VHDL语言。-This is a hardware algorithm sms4 language, the language used is VHDL.
pwm1_register_fil
- PWM 寄存器 大家可以去看看 呵呵 认真阅读-PWM
VHDL_introduction
- VHDL programming,more abstract and more practical.
gain_ctl
- 增益控制程序，可以根据数据的大小调节外部信号的增益，实际使用过。-gain controller
div_2m_to_2
- 将2MHz信号分频成2Hz信号的分频器，多用于指示灯的显示，实际使用过。-2MHz to 2Hz divider
mux2_1
- 2选1数据选择器，用于数据的切换，vhdl编写，实际使用过-mux2 to 1
jiAOTONGDENG
- 本实验主要模拟位于十字路口的交通灯，十字路口的交通灯分为横向和纵向两 个方向，每个方向上面的交通灯有红灯亮，黄灯亮，绿灯亮三种状态。它们之间状 态的关系如上面的表格所示。 上面各个状态是连续循环变化的，可以由状态机来实现，每两个状态之间的间 隔要在10 秒左右（实验板上面的时钟频率是50MHz）。 交通灯的三种状态用实验板上的三个LED 灯表示，两个方向一共要使用六个 LED。 -Simulation of this experiment is located at
clk
- Quartus II工程压缩文件，是一个典型的基于FPGA的数字钟工程项目，有50MHz分频、计数、译码等模块。-Quartus II project files, is a typical FPGA-based digital clock project, there are sub-50MHz frequency, counting, decoding modules.
CLK_V
- Quartus II工程压缩文件，是一个典型的基于FPGA的数字钟工程项目，有50MHz分频、计数、译码等模块。采用Verilog语言编写。-Quartus II project files, is a typical FPGA-based digital clock project, there are sub-50MHz frequency, counting, decoding modules. The use of Verilog language.