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  1. syn_fifo_style_2

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  2. 由verilog实现的,异步FIFO,分为多模块实现。-Verilog achieved by the asynchronous FIFO, divided into multiple modules.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.35kb
    • 提供者:刘禹韬
  1. mcs51

    0下载:
  2. 一个与51单片机通讯的简单程序,仿真已经通过!-A simple communication with the microcontroller 51 programs, simulation has been passed!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:742byte
    • 提供者:lilei
  1. ASBoard_restored

    0下载:
  2. AD采集程序,自己做的,SPI通信协议,多通道采集-AD acquisition procedures, do their own, SPI communication protocol, multi-channel acquisition
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-20
    • 文件大小:5.82mb
    • 提供者:陈照
  1. shift_1x64_vhd

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  2. register shifter of 64bits
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:555byte
    • 提供者:anas
  1. MX25L6445E

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  2. spi flash 驱动程序 verilog-spi flash Driver verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:14.62kb
    • 提供者:
  1. M25PX_64Mb_Device_Driver

    0下载:
  2. spi flash 驱动程序 c语言,官方发行版-spi flash c driver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:15.4kb
    • 提供者:
  1. S34ml02g100

    0下载:
  2. spansion s34系列nandflash 驱动程序;-spansion 34series nand flash driver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:120.18kb
    • 提供者:
  1. LFSR-FINAL-DELIVERY

    0下载:
  2. lfsr code of full versation working
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.54mb
    • 提供者:srikanth
  1. Lab5.5_Led_FPGA

    0下载:
  2. Verilog LED FPGA仿真程序-Verilog LED FPG
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:236.77kb
    • 提供者:李狗蛋
  1. weisuiji

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  2. 实现f(x)=1+x^4+x^9的伪随机序列发生器-Pseudo-random Sequence
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.07kb
    • 提供者:王冰纯
  1. 1

    0下载:
  2. VGA图像显示,可实现图片和实现移动功能-VGA image display, enabling images and moving functions to achieve
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.13mb
    • 提供者:睿子
  1. RAM_InterWave

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  2. RAM 通过ip核的生成使用verilog 的编写的,可以拿来直接进行例化使用。-RAM generated by using verilog ip core prepared, can be used directly instantiated using.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.29kb
    • 提供者:于健
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