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  1. stopwatch

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  2. Quartus II工程压缩文件,是一个典型的基于FPGA的秒表工程项目,有50MHz分频、计数、译码等模块。采用VHDL语言编写。-Quartus II project files, is a typical FPGA-based project of the stopwatch, a 50MHz frequency, counting, decoding modules. Using VHDL language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:454.22kb
    • 提供者:kg21kg
  1. JIJIAQI

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  2. Quartus II工程压缩文件,是一个典型的基于FPGA的计价器工程项目,有有限状态机、50MHz分频、计数、译码、动态扫描等模块。-Quartus II project files, is a typical FPGA-based project of the meter, there are finite state machine, 50MHz frequency, counting, decoding, dynamic scanning module.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:776.73kb
    • 提供者:kg21kg
  1. qiangdaqi

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  2. Quartus II工程压缩文件,是一个典型的基于FPGA的抢答器工程项目,有计数、BCD译码、动态扫描等模块。-Quartus II project files, is a typical browser-based FPGA Answer Project, a count, BCD decoding, dynamic scanning module.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-04-27
    • 文件大小:484.47kb
    • 提供者:kg21kg
  1. 61EDA_D1070

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  2. 示波器基于VHDL所作出的设计 拥有示波器的基本功能 并能显示波形-Oscilloscope-based VHDL design have made the basic functions of Oscilloscope and Waveform display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1011.44kb
    • 提供者:陈刚
  1. PCIdoc

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  2. PCI入门文档,介绍xilinx PCI 应用-PCI-xilinx
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:903.99kb
    • 提供者:wang
  1. vhdl

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  2. vhdl语言教程,比较全面,需要用超星浏览器浏览。-vhdl language course, a more comprehensive and need to ssreader
  3. 所属分类:VHDL-FPGA-Verilog

  1. Raiders_wide_FPGA_development

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  2. FPGA开发全攻略——工程师创新设计宝典-Raiders wide FPGA development- innovative design engineers Baodian
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-26
    • 文件大小:8.75mb
    • 提供者:xiaoxu
  1. Electronic_Calendar_Based_On_FPGA

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  2. 本项目主要是利用FPGA技术实现电子日立的功能,显示年月日星期,显示格式为:“年. 月. 日. 星期”,其中年月日星期均为可调电路。该项目共有七个模块:星期控制电路、日期控制电路、月份控制电路、年份控制电路、选择月份电路、扫描显示电路和调节电路。总体思路是:星期和日期控制电路共用一个脉冲信号;日期的进位反馈给调节电路,再通过调节电路中的开关控制选择月份和月份控制电路的脉冲信号,以起到随时调节月份的作用;同理,月份控制电路的进位反馈给调节电路以随时调节年份。-The project is main
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:41.69kb
    • 提供者:xiaoxu
  1. watch

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  2. 用VHDL设计实现秒表功能:秒表功能包括开始/暂停键和清零键,精度要达到0.01秒,所以计数显示共有八个数码管,而每个数码管又有八个管脚,因此采用扫描显示的方法,减少管脚数量。时钟脉冲由最低位给入,采用异步方式驱动更高位的计数,时钟频率应该为100Hz,通过数码管显示,共有八个数码管,所以扫描频率应在100Hz的8倍以上。(付按键消抖代码)-VHDL design with a stopwatch functions: stopwatch features include Start/PAUSE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:26.65kb
    • 提供者:李月
  1. Eat_beans_on_the_8086_games

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  2. 本项目在FPGA上生成8086指令兼容的软核以及外设,并在此基础上跑通pc机上古老但是仍然有趣的吃豆子PACMAN游戏, 作为本科微机原理课程的实验。 通过本项目,学生可以学习到8086的基本结构, 在TurboC下如何进行嵌入式C语言编程,汇编语言, 计算机组成等基本原理, 有独立设计基于8086的SOC软硬件的能力。-The project generated in the FPGA on the 8086 Directive, as well as soft-core-compatible
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-21
    • 文件大小:5.99mb
    • 提供者:xiaoxu
  1. fivealterakaifabanziliao

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  2. 5款ALTERA FPGA开发板原理图合集 -5 ALTERA FPGA development board schematic Collection 5 ALTERA FPGA development board schematic Collection
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:652.88kb
    • 提供者:水牛EDA
  1. VerilogHDL_huawei

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  2. 这是华为的verilogHDL文档,比较适合初学者对这个软件的初步了解,希望对大家有用 -This is Huawei' s verilogHDL documents, more suitable for beginners on a preliminary understanding of the software, I hope useful for all of us! ! !
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:256.51kb
    • 提供者:michael
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