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  1. led

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  2. LED显示功能,使用VHDL语言编程,基于FPGA-LED display, the use of VHDL language programming, based on FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:971byte
    • 提供者:juanjuan
  1. RL_SHIFT

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  2. 带有同步预置的加载左右移位寄存器VHDL源代码-With synchronous preset load shift register about VHDL source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:146.95kb
    • 提供者:sunrier
  1. 3_8_decoder

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  2. 利用CASE语句的3-8译码器,3个为数据输入,3个为控制端,分别为S1,S2,S3,输出数据为八位-Use CASE statement 3-8 decoder, three for data entry, three for the control side, namely S1, S2, S3, output data for eight
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:128.24kb
    • 提供者:sunrier
  1. S_MACHINE

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  2. 状态机的基础,实现状态之间的转换,四个状态在不同情况的转换功能-The basis of state machine to achieve a state of transition between the four different situations in the state of the conversion function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:128.7kb
    • 提供者:sunrier
  1. (Mealy)

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  2. 状态机的基础,实现状态之间的转换,四个状态在不同情况的转换功能-The basis of state machine to achieve a state of transition between the four different situations in the state of the conversion function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:149.07kb
    • 提供者:sunrier
  1. VHDL

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  2. 7段数码显示译码器设计,包裹程序设计,实验目的,内容,图像。-7 digital display decoder design, package design, experimental purposes, content, images.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:7.49kb
    • 提供者:刘阳
  1. mux21a

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  2. 2选1多路选择器的VHDL完整描述,即可以直接综合出实现相应功能的逻辑电路及其功能器件。图6-1是此描述对应的逻辑图或者器件图-2 election more than one MUX complete descr iption of the VHDL, which can be directly integrated to achieve the corresponding function logic devices and their functions. Figure 6-1 is th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-25
    • 文件大小:2.95kb
    • 提供者:刘阳
  1. mux21a

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  2. 在VHDL结构体中用于描述逻辑功能和电路结构的语句分为顺序语句和并行语句两部分,顺序语句的执行方式十分类似于普通软件语言的程序执行方式,都是按照语句的前后排列方式顺序执行的。-VHDL structure in the body used to describe the logic function and circuit structure of the order of statements and expressions are divided into two parts in para
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-21
    • 文件大小:3.68kb
    • 提供者:刘阳
  1. SCHK

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  2. 实验图1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器,例1是其VHDL描述。由实验图1所示,图中间是4位锁存器;rst是异步清信号,高电平有效;clk是锁存信号;-Figure 1 is a test with count enable, asynchronous reset and preset features include numerical parallel adder four counters, Example 1 is described in VHDL. By e
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:3.25kb
    • 提供者:刘阳
  1. FPGA_PCB

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  2. 高速FPGA的PCB设计指导.WORD文档格式-High-speed FPGA-PCB design guidelines. WORD document format
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.23mb
    • 提供者:拉帮结
  1. ASIC_and_FPGA_Verification

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  2. ASIC/FPGA验证经典资料,英文版,希望大家可以有所借鉴。-ASIC/FPGA verification classic information, in English, I hope that we can learn from there.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.35mb
    • 提供者:刘英超
  1. ps

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  2. RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计-RS (204188) decoder design of asynchronous FIFO design application design sequence was pseudo-CORDIC design of digital computer design CIC divider design Le Hua
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:46.98kb
    • 提供者:苏晓东
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