资源列表
脉宽测量程序源代码
- 脉宽测量：可以用来测量脉冲宽度，周期技术信号显示从00到FF，共16x16位,Pulse width measurement: can be used to measure pulse width, cycle technology signals from 00 to FF, a total of 16x16-bit
vga_display
- 这里有很多vhdl的设计实例 希望可以给大家一个好的借鉴和学习资料-useful
jiaotongdeng
- 假设某个十字路口是由一条主干道和一条次干道汇合而成，在每个方向设置了红，绿，黄3种信号灯。考虑到主，次干道车辆数量不同，主干道每次放行时间较长，次干道每次放行时间较短。当绿灯转换成红灯时，黄灯需要亮（可以闪烁）一小段时间作为信号过度，以便车辆有时间停靠到禁止线外。
verilog-RTLevel-Synthesis
- 本章详细的分析了寄存器传输级综合，ieee最新标准-IEEE Standard for Verilog® Register Transfer Level Synthesis
rams
- several examples of accessing SRAM in Spartan3
IEEE-Std-1364.1-2002-Verilog-RTL-Synthesys
- IEEE Std 1364.1-2002 Verilog RTL Synthesys
vga_display
- Basys开发板上实现VGA显示 Basys开发板上实现VGA显示， 经过测试运行成功，-Basys development board to achieve realization of the development board VGA display Basys VGA display, after a successful test run,
FPGA_Project_Files
- 基于SDRAM PCI采集卡程序，里面包括对PCI时序，接口芯片9054.以及SDRAMdu-SDRAM PCI-based acquisition card program, which includes PCI timing, interface chip 9054. And SDRAMdu
9_TheBell
- FPGA，VHDL语言 蜂鸣器 响0.5S~~，时钟分频源程序，适用于所有FPGA芯片-FPGA, VHDL language buzzer 0.5S ~ ~, clock divider source, applicable to all FPGA chip! !
VHDL
- VHDL培训教程，很好很强大！ VHDL培训教程，很好很强大！-vhdlvhdlvhdlvhdlvhdlvhdlvhdlvhdlvhdlvhdlvhdlvhdlvhdl
mancheshitebianjiema
- 用VHDL编写的曼切斯特编解码，适用于以太网上流行的基带传输数字编码。-Manchester encoding and decoding written using VHDL, popular Ethernet baseband transmission of digital coding.
VGA1
- 这是我自己的一个流水灯的设计编程 在ise10.1环境下做的Verilog编程 用Spartan3E basys2开发板可以实现八个led灯的循环 有一个复位rst 设计关键是分频器的设计 这里运用的是d触发器实现50MHz的50M分频-This is my own design of a light water program in ise10.1 do Verilog programming environment with Spartan3E basys2 development bo