资源列表
diviseurFrquence50MhzTo1hz
- this file about frequency divider 50 MHz to 1 Hz used in 7-segment display
CLOCK
- 数字时钟模块式电路-
CLOCK
- 基于SPARTAN-3E的数字电子时钟，可显示时分秒，采用LED七位数码管显示-SPARTAN-3E-based digital electronic clock, can display minutes and seconds, LED digital display seven
LCD12864
- 利用语言实现LCD1602显示，较简单，易懂，并附有简单说明 ，verilog 学-The use of language LCD1602 display
gas_meter_2lcd
- 这个用verilog模拟的段式液晶的程序，调试好的，可以用！-The Segment LCD with verilog simulation procedures, good debugging, you can use!
spi93c46
- CPLD控制93C46的HDL示例代码，只是简易测试而已哦-CPLD control the 93C46 of the HDL sample code, just simple test just oh
ELOCK
- 1. 具有密码输入，密码清除，能上锁，开锁，还有密码修改的功能。 2. 密码输入三次错误能自锁，报警的功能。要求上锁，开锁，报警都用发光二极管显示。 3. 输入的数据能够在数码管上显示。 -1. With a password, password clear, can lock, unlock, as well as the password change function. 2. Wrong password three times to self-locking and alar
PALIC_8255
- 8255并行接口芯片得VHDL描述，可综合
voter7
- 七位表决器，在QuartusII 13.0中，使用原理图输入，分模块设计，并带有仿真波形-Seven input voters,Designed in QuartusII 13.0,using schematic input design, Three module design, and simulation waveform
lcd_control
- 这个是实现LCD控制器的一个程序，用来在LCD显示器上显示数字的功能，Verliog编写-This is the realization of the LCD controller a program, used in LCD monitors displayed digital function, Verliog writing
experiment8_only1
- 交通灯实验程序，集成在一个工程里面，VHDL语言编写。我们上课的作业-Traffic lights test procedures, integration in a project which, VHDL language. We are working class
cpu01
- cpu 16 bit fpga vhdl