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  1. modelsim_chinesebook

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  2. 详细介绍modelsim使用的中文书,特别适合初学者学习使用!
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:493.96kb
    • 提供者:abcoabco
  1. uart

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  2. 基于FPGA的串口调试,亲测无错误,用串口调试工具可直接实现!-FPGA-based serial debugging, pro-test error, with serial debugging tools can be directly implemented!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:493.98kb
    • 提供者:李骏
  1. yuanma

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  2. cpu代码 32条指令-cpu code 。。。。。。。。。。。。。。。。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:493.99kb
    • 提供者:尹晋文
  1. LIFO_Spartan3

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  2. The code for a LIFO in verilog
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-22
    • 文件大小:494kb
    • 提供者:sadii
  1. 7segment

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  2. a vhdl code for 7-segment
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:494kb
    • 提供者:maleki
  1. modelsim

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  2. 介绍了硬件语言的仿真软件modelsimse的操作是使用方法,可以为入门的参考资料
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:494.02kb
    • 提供者:李华
  1. System_Verilog

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  2. system verilog 的教程 希望有用-system verilog tutorial hope that useful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:494.11kb
    • 提供者:ly
  1. liushuideng

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  2. 利用system generator生成的流水灯verilog代码,matlab的model文件也在其中。在spartan3A上验证通过-The verilog code system generator to generate light water Matlab model file also. Spartan3A on validation by
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-16
    • 文件大小:494.19kb
    • 提供者:侯松岩
  1. ieep1.3

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  2. 10-b 50-MHz digital-to-analog (D/A) converter is presented which is based on a dual-ladder resistor string. This approach allows the linearity requirements to be met without the need for selection or trimming. The D/A decoding scheme reduces th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:494.6kb
    • 提供者:john
  1. AES

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:494.68kb
    • 提供者:saravanan
  1. xx_float_add

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  2. 32bit浮点数加法。只实现了两个正数的相加,通过modelsim仿真。开发环境为 Xilinx ISE。-32bit floating point adder. Only realized the sum of two positive numbers through modelsim simulation. Development environment for Xilinx ISE.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:494.7kb
    • 提供者:王羽
  1. shuzipinl1

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  2. 基于CPLD的数字频率计,可以根据要求设定不同的精度-CPLD-based digital frequency meter, you can set different in accordance with the requirements of precision
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:494.72kb
    • 提供者:Einstein
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