资源列表
VHDL
- 1、正常的计时功能：即具有二十四小时计时功能 2、正常的显示功能 3、正常的调时功能 4、闹钟定时功能 5、整点报时功能
VGA_rom_27704167
- vhdl (ps2接口） 实现rom 读取 -vhdl (ps2） for rom
65.division-algorithm
- verilog program for division algotrithm
SOC_CCD
- 基于SOC 的线阵CCD 图像采集单元设计，关于ccd的资源-SOC based on the linear array CCD image acquisition unit design resources on the ccd
55593402DDS_vhdl
- DDS分频实现，全部代码的完整过程，包括截图等-DDS divider to achieve the complete process of all the code
27_red_light_display
- 基于altera的fpga的红外遥控解码，数码管显示数据的模块。-Altera fpga-based company s infrared remote control decoding, digital display module data.
uart
- verilog VHDL实现的DE2 uart-Verilog VHDL the uart of the DE2
ps2键盘接口
- 基于Xilinx Spartan3E的ps/2键盘接口，能够把键值传送到FPGA上并在LCD上显示-Xilinx Spartan3E based on the ps/2 keyboard interface, be able to send to the FPGA on the keys and LCD display
Proyekton
- Alarm clock vhdl gdf for MAX2+plus
DDS
- verilog编写，使用fpga中dds手法，可以输出任意波形的发生信号。-verilog write, use the dds fpga way, you can output an arbitrary waveform signal occurs.
MyClockTest
- 这是我电子线路测试的作业，在FPGA板上实现数字钟，（Max2环境）采用VHDL语言编写，非常适合初学者。具备24小时计时，校时，低高音整点报时，定时和多重功能选择的功能。-This is my test of electronic circuits operating at the FPGA board digital clock (Max2 Environment) using VHDL language, very suitable for beginners. 24-hour time,
my_uart1_VERILOG_using-PLL
- Verilog uart example, RS232的Verilog例子。PC 发送一个字节（byte）到板子（FPGA），板子回发一个(byte+1).例子简洁，有注释。用到PLL，而且有3：2次数据采用-Verilog uart example，Verilog RS232 example，it s easy to understand, PC send 1 Byte RS232 code to FPGA, FPGA return 1 tht code，but Byte+1， Using P