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  1. zadanie-1

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  2. Project whitch implement picoblaze MCU and uart communication.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:520.04kb
    • 提供者:Jaroslav
  1. FPGA_DSP_using_matlab

    1下载:
  2. 这是一个使用matlab语言来实现FPGA的DSP算法的例子。主要是针对xilinx的FPGA芯片。这是一种比较新的编程方法,让matlab工程师也能快速的进行硬件编程。-This is a language to use matlab to implement FPGA-DSP algorithm for example. Mainly aimed at xilinx FPGA-chip. This is a relatively new programming method, so that
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-05-24
    • 文件大小:520.23kb
    • 提供者:Martin
  1. passlock

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  2. 基于FPGA的电子密码锁的设计,内有Verilog HDL源码和各仿真图像
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:520.23kb
    • 提供者:renhuailu
  1. MC8051 IP Core

    0下载:
  2. 8051的IP软核,使用硬件描述语言编写,可以下载到FPGA/CPLD中作为片上系统的处理器-8051 IP soft-core, the use of hardware descr iption language can be downloaded to the FPGA / CPLD as a system-on-chip processor
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:520.28kb
    • 提供者:zy
  1. BEEP_MUSIC

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  2. 电子产品世界网站的一个FPGA DIY的一个项目,这个是蜂鸣器音乐的一个实例源码!-Electronic products world website a FPGA DIY projects, this is an instance of the buzzer music source!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-02
    • 文件大小:520.29kb
    • 提供者:吴斌
  1. System_Demons

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  2. 0.最简单的SystemC程序:hello, world. 1.用SystemC实现D触发器的例子,同时也演示了如何生成VCD波形文件。 2.用SystemC实现同步FIFO的例子。这个FIFO是从同文件夹的fifo.v(verilog代码)翻译过来的。 3.如何在SystemC中实现延时(类似verilog中的#time)的例子。 4.SystemC文档《User Guide》中的例子。注意和文挡中稍有不同的是修改了packet.h文件,重载了=和<<操作符。这其实
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:520.39kb
    • 提供者:sdd
  1. autoseller

    0下载:
  2. 自动售货机verilog实现,可仿真,可下载。-AUTOSELLER
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:520.5kb
    • 提供者:david
  1. manin

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  2. 频率及设计,涉及一个1-9999的四位频率计,功能硬功,在XINLIUX下实现-Frequency and design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:520.62kb
    • 提供者:bruce lee
  1. Serial_Adder

    0下载:
  2. 注意:是verilog语言写的 一bit的全加器,实现4位数的串行加法器,一个时钟能完成一次一bit的全加-Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:520.63kb
    • 提供者:
  1. traffic_light

    0下载:
  2. 交通灯控制,分为6个状态,状态1:复位,所有的灯熄灭;状态2:东西绿南北红维持15s时间;状态3:东西黄南北红维持5s时间;状态4:东西红南北绿维持15s时间;状态5:东西红南北黄维持5s时间;状态6:所有变为红灯维持5s时间。各个状态时间可修改,备注清晰-Traffic light control, divided into six states, state 1: reset, all the lights went out 2 State: things green north and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:520.72kb
    • 提供者:李亚文
  1. traffic-light

    0下载:
  2. (1) Divid 模块:1Hz 分频模块,开发板提供50MHz 的系统时钟,而该设计交通灯 转换以秒为计时单位,对50MHz 分频得到1Hz 脉冲信号。 (2) Divid_200 模块: 200Hz 分频模块,用于产生动态扫描模块的时钟。一个数码管 稳定显示要求的切换频率要大于50Hz,那么4 个数码管则需要50×4=200Hz 以上 的切换频率才能看到不闪烁并且持续稳定显示的字符,因而扫描频率设定为 200Hz。 (3) Control 模块:A、B 方向红绿灯控制
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:520.72kb
    • 提供者:panda
  1. frequency

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  2. 数字频率计,测量范围0-1GHZ,测周测频自动转换,精度极高,花了很长时间,不过还是有一点点小问题,有待改进.-Digital frequency meter, range 0-1GHZ, automatic conversion measured weekly frequency measurement, high precision, took a long time, but still a little small problems to be improved.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:520.83kb
    • 提供者:刘懿锋
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