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  1. ScatterGatherDMA

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  2. 一个实现Scatter-Gather DMA传输的例子,可以在Quartus下编译通过,主要使用了SOPC方法,附有软件和对不同芯片的支持。-An implementation of the Scatter-Gather DMA transfer example, can be compiled by the Quartus, SOPC main method used, with software and support for different chips.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:673.03kb
    • 提供者:刘渔舟
  1. myshizhong

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  2. 该程序实现一个数字钟,带调整时间功能,在调整时间时,对应的位置闪烁显示。 CLR 为清零端,该键为‘1’时,时钟显示”000000“; EN 计数使能端,该键为‘1’时,时钟停止; MODE 模式选择按钮,在4种模式下循环:正常-小时调整-分调整-秒调整。 INC 调整时间按钮,该键为‘1’时,对应位置加1;
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:673.03kb
    • 提供者:李东
  1. lishi

    0下载:
  2. 指示灯闪烁,数码管进行千计数,可供初学者学习-Flashing lights, digital tube counting 1000, for beginners to learn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:673.12kb
    • 提供者:陈元
  1. AD

    0下载:
  2. 基于quartus软件的AD仿真程序,包括源文件,解压后直接应用-AD simulation program based on quartus software.Including source coding.Unpacked direct application
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-05
    • 文件大小:673.39kb
    • 提供者:宏伟
  1. inputoutput_textio

    0下载:
  2. 关于VHDL读取文件的testbench编写的ppt介绍,挺有用的-testbench for text_io,it is very useful,isn t it.testbench for text_io,it is very useful,isn t it.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:673.4kb
    • 提供者:帅哥新
  1. Filter

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  2. 利用matlab设计高效滤波器的实例课件,非常适合初学者使用-Efficient filter design using matlab examples of courseware, very suitable for beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:673.46kb
    • 提供者:新一
  1. 08_VHDL_simulation2

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  2. 台湾人梁奕智写的VHDL编程学习的PPT讲义,里面包括内容有D触发器、寄存器、累加器、计数器、有限状态机等非常有用的内容。
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-20
    • 文件大小:673.62kb
    • 提供者:WeimuMa
  1. clock

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  2. 一个可调时间的时钟,包括分频器,时分秒显示,数码管驱动-An adjustable time clock, including the divider, when minutes and seconds display, the digital control-driven
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:673.7kb
    • 提供者:刘月
  1. code_lock

    0下载:
  2. 本程序是基于vhdl的4位电子密码锁设计,能够预先设置、修改密码,密码输入错误、超时报警!-This procedure is based on the 4-bit vhdl electronic locks designed to pre-set, change thess paword, the password input error, timeout alarm!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:673.8kb
    • 提供者:张东林
  1. cepin

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  2. 本频率计具有测周、测频、测量占空比等基本功能,能自动换档-The frequency meter has a measurement weeks, measuring frequency, measuring the basic functions of duty cycle, etc., can automatic transmission
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:674.37kb
    • 提供者:唐光敏
  1. CLK_DIV_IP_packager

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  2. Vivado IP packager的实例。Vivado版本2014.2,使用Verilog语言对一个分频程序打包。-Examples of Vivado IP packager. Vivado version 2014.2, using the Verilog language for a division of the program package.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:674.39kb
    • 提供者:LIU-Jianlinag
  1. preseniorcode

    0下载:
  2. it is used to find traffic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:674.4kb
    • 提供者:arunkumar
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