资源列表
S6_VGA_change
- 红色飓风的VGA程序，我买的开发板的网站的历程-Red Hurricane VGA procedure, I bought the course of the development board' s website
SDR_SDRAM_vhd
- SDR SDRAM的VHDL描述，比较详细，还有数据手册-SDR SDRAM the VHDL descr iption, more detailed, have data sheet
QUANJIAQI
- 是一用maxplusii 做出来的全加器的完整的ppt非常的详细 -Is made out by maxplusii complete full adder is detailed ppt
sdram-source
- SDR SDRAM 控制器的源代码 altera公司的-source code from altera
Xilinx_FPGA-macro-use
- xilinx fpga底层宏单元使用，讲的很详细，适合基础的入门学习(The use of Xilinx FPGA bottom macrocell is very detailed and suitable for basic entry learning.)
SDRAM_Con
- 这是关于一篇怎样设计SDRAM的一篇论文，希望对学习FPGA中SDRAM的朋友有帮助。-This is about how to design an SDRAM in a paper, I hope to learn the FPGA SDRAM to help a friend.
music_ok
- 简单的通过FPGA控制蜂鸣器播放音乐程序（verilog 源码）-Through the FPGA to control the buzzer play the music program (Verilog source code)
jtd
- 交通灯控制程序.实现十字路口的交通灯控制.使用vhdl编写,使用方便.-Traffic lights control procedures. The realization of the traffic signal controlled crossroads. The use of VHDL to prepare and easy to use.
ref-sdr-sdram-verilog
- SDRAM的vegilog代码，做一个SDRAM的封装成为SRAM一样进行操作。一个顶层文件下由三个模块-SDRAM
mux4booth
- fpga 使用verilog hdl 语言，quartusii 9.0编程环境，使用2booth算法设计的4bit乘法器。可以扩展为16bit乘法器。-fpga verilog hdl ，quartusii 9.0 ，2booth 4bit
verilogfile
- 现有16 位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in 作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16 位寄存器对7 求余的余数data_out[3:0]。-16-bit mod-7 divider.
gate_vhdl
- 移位寄存器。 移位寄存器。 移位寄存器。 -Shift register. Shift register. Shift register. Shift register. Shift register. Shift register.