资源列表
VHDLTESTBENCH
- 本文档对编写vhdl的testbench具有很大的参考价值，偶那个多方面考虑的-The preparation of this document, the testbench vhdl of great reference value, even considering that many
led程序
- led流水灯
eda
- eda 课程设计时下载的资料 分享给大家-Curriculum design
cronometru
- crono made on fpga on vhdl code ,
121111
- 关于FPGA和单片机的PCB板的开发原理图，以及相关的单片机程序设计-On the FPGA and PCB MCU development board schematics, as well as related Singlechip Programming
BOC
- 本文设计了一个区域卫星导航系统的BOC调制信号产生器，产生一个有BOC、C/A码、P码合成的信号-This design of a regional satellite navigation system BOC modulation signal generator to produce a BOC, C/A code, P code signal synthesis
miaobiao
- 由verilog编写的秒表程序，按键控制 按下一键秒表停止 按下另外一键 秒表又运行-Verilog prepared by a stopwatch program, press a button control key pressed another button to stop the stopwatch stopwatch and run
SINGT
- 简单的正弦信号发生器。利用lpm功能模块设计。-Simple sinusoidal signal generator. Design of functional modules using lpm.
25_sec_time
- //数码管数据输入，//数码管位选信号，每隔1ms变化一次 -//Digital control data input// digital pipe select signal every 1ms change once
ichiko_DV-9500_E313009_LED4_dl6
- ichiko_DV-9500_E313009_LED4_dl6 firmware-ichiko_DV-9500_E313009_LED4_dl6 firmware
uart
- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x104，对应的波特率是 --9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于
dianziqin
- 电子琴设计 拥有停止 继续 调速等功能 用EDA编写-Keyboard design has to stop the governor and other functions