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  1. CoarseMeasureSystem

    0下载:
  2. coarse measure in vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.07kb
    • 提供者:CC83
  1. cpu

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  2. 简易cpu 课程设计 vhdl modelsim-Easy cpu curriculum design vhdl modelsim
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-09
    • 文件大小:1.07kb
    • 提供者:peter
  1. programing_voltage_current_resources

    0下载:
  2. 实现电压\\电流的分别输出,可通过按键选择输出通道.-voltage \\ output current, respectively, through the output channel selection buttons.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.07kb
    • 提供者:江方洪
  1. LMS_

    0下载:
  2. Implement LMS vhdl code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1.07kb
    • 提供者:Hem
  1. PWM

    0下载:
  2. fpga下自定义PWM外设的代码,可直接自定义组件的方式加入到sopc的组件库-fpga PWM peripherals under the custom code, custom components can be directly added to the way the component library sopc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.07kb
    • 提供者:tzj
  1. 16-bit-binary-full-adder

    0下载:
  2. 16位二进制全加器,带最高位的进位,主要用QUARTUS仿真工具实现-16-bit binary full adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.07kb
    • 提供者:peter
  1. multiply

    0下载:
  2. 好用的浮点乘法器,可完成32位IEEE格式的浮点乘法,经过仿真通过
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.07kb
    • 提供者:gulu
  1. hainan

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  2. MAX+PLUS2环境下VHDL彩灯控制器编程 1.有十只LED,L0……L9 2.显示方式 ①先奇数灯依次灭 ②再偶数灯依次灭 ③再由L0到L9依次灭 3.显示间隔0.5S,1S可调-MAX+ PLUS2 programming environment, VHDL lantern controller 1. With 10 LED, L0 ... ... L9 2. Display odd lights turn off before ① ② ③ again
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.07kb
    • 提供者:吴海霞
  1. modelsim

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  2. modelsiM使用说明,看看你就会明白什么是MODELSIM,大家一起加油-modelsiM instructions, see if you will understand what is MODELSIM, everyone refueling
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.07kb
    • 提供者:liming
  1. random

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  2. random number generator... tt8-random number generator... tt800
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.07kb
    • 提供者:arsha
  1. DIV2

    0下载:
  2. 二分频,占空比,50比50,VHDL语言-Second, frequency, duty cycle, 50 to 50, VHDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.07kb
    • 提供者:王锋
  1. async_transmitter

    0下载:
  2. verilog语言,RS232异步发送模块-verilog language, RS232 asynchronous transmit module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1.07kb
    • 提供者:何沐
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